verilog代码无法编译生成网表是为何

jerry1998 · 发表于 2024-12-13 17:54:52

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写了verilog代码，但是无法编译生成网表。AMS仿真时，只好复制别人的代码symbol，请问有谁遇到过相关的情况吗，感觉是环境哪里配置错了，还望不吝赐教，谢谢。

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edayz · 发表于 2024-12-14 16:02:32

谢谢

zixin1hao · 发表于 2024-12-14 19:33:17

一般有语法错误的话，编译不了，回到编辑器，它会高亮显示出错的地方，把光标移到高亮字体上，有提示信息的

jerry1998 · 发表于 6 天前

cannot find xmvlog exectuable from your PATH。

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