数字PLL中TDC增益随pvt变化的问题

tanborui123

目前在做数字PLL中的TDC，TDC是在前向通路上的(跟ADPLL区分开)。准备做TA+TDC的结构，一般这种结构在TA放大后，后级接的都是传统的buffer延迟线型的TDC。在实际的仿真过程中，发现buffer延迟线的buffer delay在PVT下最小值和最大值差了两倍，这里的变化要远大于TA的gain的变化，TA的gain的变化大概在10%-20%之间。这就导致TA+TDC接起来后实际的分辨率变化相当大。设计目标是1ps，但是某些pvt下直接变到了500fs这样子。


举个例子，后级7-stage 3位的buffer TDC产生温度计码，用十进制表示是0-7，对于同一个输入相差，不同的PVT下，可能一个输出是7，另一个输出是3.
这么大的增益变化对环路到底会有多大的影响呢，对比模拟pll的电荷泵电流变化一般就20%而言这个实在是大了很多，如果要做校准是不是相当复杂呢？

超高校级摸鱼王

搞个反馈环路和压控延时线呗，校准应该不是很复杂

tanborui123

超高校级摸鱼王 发表于 2024-11-26 18:35
搞个反馈环路和压控延时线呗，校准应该不是很复杂

在这个TDC上还做反馈环路和压控延迟线感觉是越做越复杂，我看过的一些jssc做dpll的，要么是bangbangpd的，如果是线性TDC的都是开环的电路，abidi有写过一篇闭环TDC，但是他那个好像是单做一个TDC。前辈能不能提供一下校准TDC方面的论文或者资料看一下