运放的线性建立与非线性建立过程

chenchenic

新手一枚，对于全差分运放的建模选择了何乐年书上的VerilogA代码，发现他将非线性建立和线性建立过程的转化点设置在了下图所示的位置，这有什么依据或者原理吗？我的理解在非线性建立的时候已经是很大的信号了导致一边已经截止，当两边都导通时就进入了线性建立过程，感觉和这个代码有些不符。不知道有没有大佬用过这个代码，他和实际的运放建立过程贴合的好吗？还有非线性建立过程和线性建立过程的时间分配也不是很清楚，希望大家帮忙指教