请教一下芯片电压越来越低，对应的栅极氧化层是几个nm厚度

tencome

请教一下， 如下栅极氧化层是几个nm厚度？
0.5um 5V    ? nm
0.35um 3.3V   7nm
0.25um 2.5V     ? nm
0.18um  1.8v    4nm
120nm 1.2V    ? nm
60nm 1.2V      ? nm
40nm 1V       ? nm
28nm 0.9V   ? nm

3.3V是因为当年演进到0.35um工艺的时候栅极氧化层厚度减到了7nm左右，能承受的最大源漏电压大概是4V。减去10%安全裕量是3.6V。又因为板级电路的供电网络一般是保证+-10%的裕量，所以标准定在了3.6×0.9，3.3V。
1.8同理，0.18um节点栅极氧化层厚度进一步降到了4nm左右，ds耐压极限降低到了大约2.3V。同样的逻辑，先0.9变成2.07，再+-10%，定在了1.8。

tencome

没大神么？

巫_婆

说的好 看一看