关于USB PHY模型用xprop选项仿真的问题

oscillator_cn1

各位：

      最近正在学习验证USB。现在有个问题是关于仿真时，加xprop选项后，PHY的问题。具体表现是，PHY的输入信号的初始值都跟之前不加xprop时一致，但是，一段时间后，PHY应该输出一小段PCLK，并将PhyStatus拉低，但是实际上，PCLK及PhyStatus上均没有变化，请问，可能是什么原因导致的呢？大家有遇到类似的情况吗？
      

simpleplan

之前不知道这个用法，搜了下感觉说的可能是这个问题，按照这个说法可能是初始化时候的时钟或者复位导致的X态传播了？：
启用 VCS Xprop 时，突出的仿真差异最常见的来源之一就是不正确的初始化序列。该行为通常因为复位/时钟信号从 0 转换至 X、从 1 转换至 X，或反之亦然。如果触发器对时钟信号的上升沿敏感，X 到 1 的转换将触发触发器，当使用 Verilog 上升沿或传统 VHDL 触发器行为代码进行编码时，输入值传递至输出，代码为：clk’event 和 clk’1’。相反，如果触发器使用 VHDL rising_edge(event) 构造编码，则触发器将不会加载新值。实际上，Verilog 构造以及一种 VHDL 构造认为 X 到 1 的转换为真，而其他 VHDL 构造认为假。然而，在 VCS Xprop 仿真中，同样的时钟转换将导致触发器合并输入和输出，从而可能导致未知的值。因此，要想有效地将新值加载到触发器，您必须确保时钟信号的值有效且稳定，这样的情况将通过启用 VCS Xprop 的仿真显示在 RTL 运行中。

simpleplan

哦 对还有一种可能是和VIP那边通信时候的时序是不是产生了变化导致本应该有的交互错过了时间窗口

oscillator_cn1

simpleplan 发表于 2023-4-10 11:42
哦 对还有一种可能是和VIP那边通信时候的时序是不是产生了变化导致本应该有的交互错过了时间窗口 ...

嗯。好的。谢谢。我得去问问IP厂商。