这样的版图设计合理吗？后仿增益掉得比较大

danalog · 发表于 2022-11-4 08:52:35

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这是我的版图，一个cascode的放大器，后仿增益掉到了22dB，而前仿是69dB，单位增益带宽从1.9G掉到了450M，设计的要求是65dB的单级放大器，为了达到指标加了很多叉指。原理图如下：

gubels · 发表于 2022-11-4 09:35:17

Short the connection between cascode transistors also

Slience-xsw · 发表于 2022-11-4 10:11:45

拆成小尺寸可能会好点而且版图要对齐吧你这为了走线好走而忽略了版图位置

danalog · 发表于 2022-11-4 13:43:50

Slience-xsw 发表于 2022-11-4 10:11
拆成小尺寸可能会好点而且版图要对齐吧你这为了走线好走而忽略了版图位置 ...

拆成小块的，请问是调multipler吗？

YyuanRTs · 发表于 2022-11-5 16:08:22

掉增益主要是因为你没有共模环路。与版图只有一丁点关系

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