抽CDL如何不抽取analog库里边的cap、res、0V的vdc

hehuachangkai · 发表于 2022-10-25 09:59:00

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过LVS，电路中有很多模拟寄生的理想电容和电阻，还有测电流的0V电压源。
如何让导出cdl的时候，不抽取analog库里边的元件，其实是不提取cap，电阻和vdc短路？只有脚本能够做到吗？

HL321 · 发表于 2022-10-25 10:02:02

不用，lvs可以过滤掉的

abby118 · 发表于 2022-10-25 13:04:38

LVS FILTER R(RP) SHORT SOURCE
LVS FILTER C(CP) OPEN SOURCE

hehuachangkai · 发表于 2022-10-25 14:52:28

好的，谢谢

note30933 · 发表于 2022-10-25 15:00:01

顶一下

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