我做了一个折叠共源共栅运放，但是改变晶体管长L并不能增大运放增益

major948 · 发表于 2022-4-15 22:43:56

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这是我在Cadence上画的原理图，增大晶体管长L对运放增益没有明显的影响，我试了L=1um到L=3um，运放增益都在40dB左右，达不到设计要求，请问这样设计是有什么问题吗？

major948 · 发表于 2022-4-15 22:45:54

设计的要求是要到70dB左右，现在还差好多，头大。。

踟蹰的天 · 发表于 2022-4-15 23:46:51

本帖最后由踟蹰的天于 2022-4-15 23:48 编辑

可以考虑调整Vb1和Vb2的值，确保在修改管子的L后管子仍然饱和
P.S. 建议在Analog/RF IC 讨论区发这个贴子

fengtao123 · 发表于 2022-4-16 21:59:05

[求助] 我做了一个折叠共源共栅运放，但是改变晶体管长L并不能增大运放增益