谷值电流模COT架构请教

氪星MA

各位大佬，本人在做TI的一款dcdc_boost芯片逆向，这款芯片是基于谷值电流模COT架构的，目前定时器还没整理出来，现在整理了一个大概的架构，如图。有几个问题想请教一下。 1.传统的cot架构，EA输出是和电流采样的结果送入比较器。在这里TI的做法是让EA的输出电压通过转电流叠加在了比较器两端。相比传统的架构，这样有什么好处吗？ 2.在下管关断，上管导通的时候，PWM比较器貌似是通过SW节点电压下降到和vout一样，达到谷值电流点进行翻转的。这样的话谷值电流是怎么确定的呢？ 还请大佬们指导一番。

moszheng

建议挪到Analog 设计讨论区，那里人多一些。
没做过COT的，但dc-dc基本原则是相通的，为感谢LZ贴的架构图，抛砖引玉：

1. 图里架构可能比EA+电流采样一起送到PWM比较器速度更快，因为图里架构相当于谷值电流采样时就开始比较了，应该会更快，这里也有一些其它问题，所以具体还是要看电路，大概意思是这样；

2. 推算一下PWM比较器两端V+和V-，可得(SW-Vout)/Req.pmos=Idc，Req.pmos就是V+和V-上面那一串pmos，假设它们与S2匹配的话，就可控制谷值电流了，大概就这样吧。

再看看其它坛友的意见吧

氪星MA

moszheng 发表于 2022-3-27 18:42
建议挪到Analog 设计讨论区，那里人多一些。
没做过COT的，但dc-dc基本原则是相通的，为感谢LZ贴的架构图， ...

好的，谢谢你