Switch capacitiance 1/f noise

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近期在仿真开关电容电路中发现MOS开关在开关频率处引入了很大的1/f noise，仿真原理图如下：

通过正弦信号源V0产生带直流偏置700mV，交流幅值500mV的正弦信号输入MOS栅极，MOS栅极、源极直接连接两个port，仿真PSS+PSP得到如下仿真结果：

左图为PSP中NF的结果X轴刻度499.99MHz-500.01MHz，Y轴2.398dB-2.4035dB，右图为正弦信号源输入栅极的信号，从左图NF结果上发现在开关频率处（500MHz）噪声系数存在较大突变的情况，将500MHz附近NF结果图放大如下图所示：

表现为500MHz点频处噪声系数低，500MHz往两侧频偏噪声很大，提高仿真精度，500MHz两侧两个仿真点越靠近500MHz，噪声系数上升的幅度越大。通过Cadence ADE-Simulation-Options-Analog-NOISEOPTIONS中关闭MOS的flicker noise，Noise Contribution选择on，Instance List选择所有器件及端口，noiseon_type只选择thermal、shot、ign等噪声，不选择flicker noise，仿真结果发现整体噪声系数降低，且在500MHz处无此前的突变现象。

在实际的switch capacitance电路中通过PSS+PSP或PSS+Pnoise仿真整体电路噪声系数发现在时钟频率处同样出现如上当个MOS开关噪声系数突变的情况，在ADE simulation Output Log中同样发现warning提示忽略了开关频率处无穷大的flicker noise，因此猜想在开关频率处switch capacitance电路将1/f noise在0Hz附近的噪声上变频至开关频率处，导致在开关频率处产生该现象。

想请教Cadence仿真Switch capacitance电路噪声系数的方法是否有误以及开关频率处1/f noise异常增大的情况怎么接近或是在实际中是否存在该情况，暂时无法判断是电路结构问题还是仿真方法或仿真器的问题。