JPEG/MJPEG 图片编码/解码IP核（FPGA/ASIC通用）

asic_service · 发表于 2022-3-5 10:03:13

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1. 功能介绍

jpeg_axi图片编解码器由硬件描述语言verilog实现，此设计经过FPGA EDA工具编译后可集成于可编程逻辑器件(FPGA)平台；也可以使用Synopsys Design Compiler综合后作为ASIC芯片的IP核使用。该视频编码器输出文件完全符合JPEG标准；解码器能解码jpeg_axi自己编码的文件。

该设计针对硬件面积，编码帧率，综合频率做了设计结构上的优化。

该设计对FPGA实现做了特别的时序优化，在Xilinx Zynq7020上可以综合到133MHZ，单核就能够实现1080P@30fps编码的FPGA应用场景，双核可以实现1080P@60fps的编码应用场景。

2. IP 特色

l 编解码帧率高：1080P30理论编解码最低时钟频率是120MHZ

l 硬件面积小：编码器，解码器集成在一起，共享硬件逻辑，在zynq7020上，只占25%的逻辑资源

l 编码质量动态可调

l JPEG核心算法运算都由HW完成，CPU只是配置地址等基本寄存器

l 标准APB+AXI接口，集成方便

3. 应用场景

l 无人机航拍

l 行车记录仪

l 图片抓拍

l ……

具体介绍见附件。

TimChern · 发表于 2022-7-21 22:17:21

多少米

asic_service · 发表于 2022-9-3 08:48:17

有需求，加企鹅：1691246122细聊。

[资料] JPEG/MJPEG 图片编码/解码IP核（FPGA/ASIC通用）

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