LPDDR5 WCK Duty Cycle Training

cugjack · 发表于 2021-8-10 21:47:24

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本帖最后由 cugjack 于 2021-8-10 21:48 编辑

最近开始LPDDR5 WCK Duty Cycle Training模块的设计，整个的training状态控制过程其实比较简单，需要注意对协议中flip这个操作的理解和训练数据保存的理解。

唯一一个比较棘手的问题是训练过程的MRR操作。通过这个操作可以读回当前DCA设定下的Ducy Cycle 的monitor的状态，但是此时其实没有完成read training，其实是不可以保证数据可以被正确的rx采样到的，但是MRR的过程中，dq的有效数据其实是保持了8个UI不变，所以我们假定舍掉前后几个UI比较危险位置的数据，取rx回的中间bit位的数据。同时还需要注意需要先完成rx dqs gating的训练。

这个是目前的解决方案，还不知道是否可行。整个流程也设计了bypass的方案，可以通过软件一步一步的完成。

y23angchen · 发表于 2021-8-11 09:10:23

MARK , 楼主有点厉害的。

xue_tianli · 发表于 2021-10-3 10:40:43

学习学习

925485062 · 发表于 2024-8-17 12:03:55

楼主还能再多讲一点吗？有没有开博客什么的

[原创] LPDDR5 WCK Duty Cycle Training

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