modelsim +define+没法加入宏

雨打梨花深闭门

大家好，
       我在使用modelsim的命令行时希望通过vsim "+define+UART" 将宏"UART"加入，如果引入tb_uart模块；但是失败了，不知道是什么原因？
       脚本如下：
            vsim "+define+UART"  work.tb_top -voptargs="+acc=bcglnprst+uart_ctrl +acc=bcglnprst+ux607_soc_top +acc=bcglnprst+ux607_uartgpioport +acc=bcglnprst+tb_irq_gen +acc=bcglnprst+ux607_subsys_top +acc=bcglnprst+ux607_subsys_perips +acc=bcglnprst+uart_clk +acc=bcglnprst+ux607_subsys_main +acc=bcglnprst+ux607_uartrx +acc=bcglnprst+ux607_uart0_top +acc=bcglnprst+tb_mem_init +acc=bcglnprst+tb_top +acc=bcglnprst+tb_wait_pass +acc=bcglnprst+ux607_uarttx +acc=bcglnprst+ux607_core +acc=bcglnprst+ux607_gpio_top +acc=bcglnprst+tb_monitor +acc=bcglnprst+uart_rx +acc=bcglnprst+baudrate_generator +acc=bcglnprst+uart_tx +acc=bcglnprst+ux607_uart_top"
        内部宏的调用
      
        是我的命令行写的有问题嘛？

anpengfei

编译时候加吧，vlog +degine+UART

雨打梨花深闭门

anpengfei 发表于 2021-4-26 19:23
编译时候加吧，vlog +degine+UART

好的，我悟了，谢谢！