如何在模拟环境中设计一个具有保持功能的寄存器

迅哥 · 发表于 2021-3-15 14:40:00

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RT,目前需要用到一个5位的寄存器，需要有一个保持控制端（即高电平时五位输出保持固定），普通的寄存器会做，但是这个控制端不知道怎么实现，不会写VerilogA，想用门电路搭一个出来ADE仿真用，希望大哥们指点。

bo_feng · 发表于 2021-3-15 15:11:48

latch本身就有保持的功能，根据使能信号控制数据输入或锁定，没明白你要加什么。

迅哥 · 发表于 2021-3-15 16:20:03

bo_feng 发表于 2021-3-15 15:11
latch本身就有保持的功能，根据使能信号控制数据输入或锁定，没明白你要加什么。 ...

额。。就是想问如何通过D触发器和门电路实现带保持功能的寄存器，翻了数电书上的电路并没有这个功能，还望赐教

zdomain · 发表于 2021-3-28 10:54:16

迅哥发表于 2021-3-15 16:20
额。。就是想问如何通过D触发器和门电路实现带保持功能的寄存器，翻了数电书上的电路并没有这个功能，还 ...

似乎須透過物理性的設定, 如 EFUSE OTP MTP 這樣的 trimming 才有機會

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