uvm和统计$error问题

rickchueng

在使用uvm搭建平台的时候，有时需要外挂一个第三方的行为模型，如DDR。这些行为模型多是用verilog写的，其中的检查使用$error报出。但uvm是无法统计整个仿真过程中$error是否出现的，导致即使模型通过$error报错但case还是看起来是pass的，该功能需要仿真器如simv的支持。现在查了一下，simv之类的并没有返回值，无法在命令行确认是否出错，大家是如何处理这种问题？

A1985

如果tool有搜集error的能力，可以做好工具的自动中断仿真。不行就自己做个控制，bind或者其他的，自动uvm其他控制结束。

saipolo

别太死板死抠uvm，仿真报error，但最后pass很正常。例如vip中monitor配置参数错误，这时候monitor不停报错，但并不影响仿真是对的。你要消除monitor报的错误可以，有时候得花大力气去读ug，还要不停尝试运行。你肯花这个时间又不影响进度，老板当然喜欢……，但实际上用处并不大，根本不是dut的问题，而且你配置使用的问题。你提的问题，最后使用脚本把不关心的error处理掉就行了。如果你不想这样，那你就要用vpi重写$error这个函数，也不难。