plot子电路内部结点波形，波形名称总是以顶层结点名为准

fumes

比如子电路I1内部某个结点名称为VBG，且作为pin引到顶层电路，但顶层电路（例化名为I_top）这个pin没有命名，plot 子电路内部的结点VBG波形时，显示的波形名称竟是顶层结点名“net20”，怎么设置成带有例化体的分等级的名称“I_top/I1_VBG”的形式? 不然波形一多，都不知道这个波形代表哪个结点。

david_reg

为什么不考虑直接把关键信号的net名改成有意义的命名呢?

acging

top层打label，或者加一个0V电压源隔离节点。

fumes

david_reg 发表于 2020-11-17 08:59
为什么不考虑直接把关键信号的net名改成有意义的命名呢?

单独仿真子电路模块时还没连接TOP呢，没必要把一个个PIN都在外部命名，太麻烦，只是仿真内部电路功能，外部什么也没接。
以前是没有这个问题的，好像是cadenc软件哪里有这个设置，或者初始化可以修改这个属性。