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查看: 2478|回复: 8

[求助] SSCG的DSM參考時鐘

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发表于 2020-6-4 11:03:50 | 显示全部楼层 |阅读模式

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請問DSM的參考時鐘該如何設計?
小弟使用的SSCG架構如下
image.png

Divider架構如下
image.png

通常DSM的參考時鐘是由Divider出來的,可是Divider的輸出一路要給PFD一路要給DSM,請問這兩路的參考時鐘該如何設計,確保展頻的正確性?

小弟模擬展頻時都是錯的結果,但是沒展頻時,PLL都能正常鎖定,且單獨模擬DSM也都是正常的

請各位高手幫忙小弟,感謝


 楼主| 发表于 2020-6-16 16:21:12 | 显示全部楼层
頂一個
发表于 2020-6-20 15:41:04 | 显示全部楼层
时钟没有特别要求,同相反相都可,没有展频,我猜是没有对SDM进行调制,需要一个三角波产生器对SDM的输入进行调制。
 楼主| 发表于 2020-6-22 10:29:54 | 显示全部楼层
本帖最后由 mu186041 于 2020-6-22 10:30 编辑

我的Control signal 已有三角波產生器,所以SDM是沒有問題的。

後來發現是這種除頻器再除(2^n) ~ (2^n)-1的切換會有問題

以我這個例子就是除15跟除16之間的切換會除錯,因為在切換的過程中某一個除2/3電路的迴路有可能是斷開或連起來,造成頻率在第一個T會除錯,要等到下一個T才會正確。

解決方法是在切換時,要確保沒用到的除2/3電路的迴路要斷開,即可避免除錯的問題。
发表于 2020-7-23 11:54:47 | 显示全部楼层
这种经过扩展分频范围的分频器是有问题的,在分频数在2^n(n=3,4,5)左右转换的时候会有glitch,pll失锁,不用的2/3分频用 set reset 锁住,用的时候释放开
 楼主| 发表于 2020-7-24 10:42:54 | 显示全部楼层


lovlybigbear 发表于 2020-7-23 11:54
这种经过扩展分频范围的分频器是有问题的,在分频数在2^n(n=3,4,5)左右转换的时候会有glitch,pll失锁,不 ...


可以請lovlybigbeae大大講的更詳細些嗎?
或是能有電路做輔助說明,感謝!
发表于 昨天 10:13 | 显示全部楼层


jiajie109 发表于 2020-6-20 15:41
时钟没有特别要求,同相反相都可,没有展频,我猜是没有对SDM进行调制,需要一个三角波产生器对SDM的输入进 ...


你好,请问一下,三角波调制器是调制SDM的小数分频的输入吗?那整数部分怎么处理呢?谢谢
发表于 昨天 10:50 | 显示全部楼层


孤独的自由 发表于 2024-12-24 10:13
你好,请问一下,三角波调制器是调制SDM的小数分频的输入吗?那整数部分怎么处理呢?谢谢 ...


是调制小数部分输入,SDM的输出加上整数部分后在控制分频器。
发表于 昨天 13:51 | 显示全部楼层


jiajie109 发表于 2024-12-24 10:50
是调制小数部分输入,SDM的输出加上整数部分后在控制分频器。


感谢解答!那就是整数部分加上三角波调制的小数部分后再给到分频器了。那顺便请教一下,这种数字的三角波应该怎么产生呢?感谢
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