使用vcs做不带sdf的门级网表仿真碰到的x态问题

DuskWatcher

前提：这边后端已经做过一致性验证，然后没有问题。

问题：这边芯片的门级网表仿真的行为和rtl的仿真行为不一致。

rtl代码中有个rcg模块用来管理整个时钟树。期间有个计数器将复位信号延迟打出。通过看波形问题应该是出在这里。

有大神遇到过类似的问题吗。

`define RST_CNT_END 20'h1ffff
always@(posedge sys_clk) begin
  if(!sys_rst)
    rst_cnt <= 20'h0;
  else if(rst_cnt < `RST_CNT_END)
    rst_cnt <= rst_cnt + 20'h1;
end
同时仿真选项已经添加。。。
+notimingcheck \ +delay_mode_zero \

gaurson

应该是rst_cnt信号中部分位对应的连线改名了，在网表中不是叫rst_cnt。你可以追一下rst_cnt_reg_0这样的寄存器名字。

DuskWatcher

gaurson 发表于 2020-5-24 20:32
应该是rst_cnt信号中部分位对应的连线改名了，在网表中不是叫rst_cnt。你可以追一下rst_cnt_reg_0这样的寄 ...

这个地方我追过了，没有找到，而且现在的问题就是这个寄存器导致复位信号出不来，然后网表仿真就进行不下去了。。。

gaurson

嗯，明白。我遇到过，把内部信号计数器提到环境中做判断产生激励，看你的波形有X态就知道了。只要这个计数器没有被优化，肯定能找到对应的reg，然后你要把这些单独的reg替换原来rst_cnt中的位，才能获得有效值。你只不过是还不太会追网表罢了，肯定能找到对应的*_reg的，但都是单比特的。

DuskWatcher

gaurson 发表于 2020-5-25 18:38
嗯，明白。我遇到过，把内部信号计数器提到环境中做判断产生激励，看你的波形有X态就知道了。只要这个计数 ...

谢谢大佬，我再去找一找。

ricvadim

`define RST_CNT_END 20'h1ffff

reg [19:0] rst_cnt ;

always@(posedge sys_clk or negedge sys_rst)
begin
    if(!sys_rst)   
          rst_cnt <= 20'h0;
    else
         if(rst_cnt < `RST_CNT_END)  rst_cnt[19:0] <= rst_cnt[19:0] + 20'h1;
end

ricvadim

`define RST_CNT_END 20'h1ffff

reg [19:0] rst_cnt ;

always@(posedge sys_clk or negedge sys_rst)
begin
    if(!sys_rst)   
          rst_cnt[19:0] <= 20'h0;
    else
         if( rst_cnt[19:0] < `RST_CNT_END)  rst_cnt[19:0] <= rst_cnt[19:0] + 20'h1;
end