I3C Master 时钟暂停 & 总线条件

dianfengqishi

1.1.1.1
Master 时钟暂停

SDR模式下I3C Master可以在SCL低电平时期将SCL暂停，但是必须是约定且短暂的条件下。

暂停可能在下列情况下必需：

1.
对于特定Slave相对时间必须严格控制的消息。时钟暂停可以提供Master精细调整时间的能力。

2.
当I3C Master需要在内部同步数据的时候。

注意，暂停会影响总线的性能。

1.1.2
总线条件

此说明定义上拉电阻，高电平保持器以及I3C总线三个独立的模式：总线自由，总线可用，总线空闲。

1.1.2.1
上拉和高电平保持器

I3C Master设备需要提供一个动态的上拉电阻，一旦总线进入Open-Drain模式时候，上拉电阻就要介入（一些时候弱上拉可以替代上拉电阻）。

可控的上拉电阻可以通过如下方式之一来实现：

1.
拉到VDD的一个电阻

2.
与电流源相接的电阻

3.
或者任何其他方式只要能达到如下两个要求：

l
在达到SDA上升速率要求下平衡消耗电流

l
但不能强过最小IOL

1.1.2.2
总线自由状态

总线自由状态被定义为STOP后START前的这段时间，并且满足如下持续时间

l
净I3C总线：至少是tCAS

l
混合总线：至少tBUF

1.1.2.3
总线有效状态

总线有效状态被定义为总线自由时，持续至少tAVAL的一段时间。Slave只能在总线有效时发起一个In-Band中断请求或是START请求。

1.1.2.4
总线空闲状态

I3C总线空闲状态的定义是为了保证总线在Hot-Join时的稳定。其定义为总线持续有效至少tIDEL时间，则总线到达空闲状态。

edwardk

学习中。。。。

js_shen

楼主辛苦

js_shen

谢谢分享

azkandf

Can you share pdf file of I3C standard spec?

jfeta

多谢分享

huatiantian

very good