在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3015|回复: 1

[求助] PLL中VCO相位噪声的仿真能否带分频器负载?

[复制链接]
发表于 2016-1-2 21:22:56 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 wangzhaojack 于 2016-1-3 18:43 编辑

小弟用0.13μm工艺设计一个16GHz的PLL,目前还在设计VCO和分频器的阶段。小弟发现VCO空载或者只带一个CML buffer负载时,在1MHz频率offset处的相位噪声大概-100dBc/Hz左右。但是当小弟把一个CML latch构成的除二分频器加到VCO buffer后面时候,再仿真VCO输出的相位噪声,发现已经严重恶化了,在1MHz频率offset处甚至连-90dBc/Hz都达不到,并且相位噪声的曲线也不是一条向右下角的直线,而是在频率offset增大的时候变得平滑。小弟不知这是本来就有的现象,还是没设计好。想问下大家,我们一般说VCO的相位噪声仿真的指标,都是在空载的时候说的吗?谢谢诸位。
这张图是级联了一个分频器后,VCO输出的相位噪声曲线。分频器带了一个buffer,后面是空载的。VCO在20GHz左右,分频器分到10GHz.

级联了分频器的VCO相位噪声

级联了分频器的VCO相位噪声

VCO空载时候仿真的相位噪声大概是这样的:
捕获2.JPG
目前的电路只有一个VCO和一个分频器(第一级),是开环的。
发表于 2016-1-3 18:27:07 | 显示全部楼层
是分频器的一些失真耦合到VCO上去, 好深奥
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-9-29 07:24 , Processed in 0.020432 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表