DQS 和 DQ的时序

dyytx · 发表于 2015-8-14 16:17:36

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当从DDR读取数据时，从芯片输出的DQS和数据同时出现，那controller是不是在DQS的中间采数据？当controller往DDR写数据时，DDR是在DQS的上升/下降沿采数据的吗？

woodhorse · 发表于 2015-8-20 09:30:22

当从DDR读取数据时，从芯片输出的DQS和数据同时出现，但是PHY会将DQS延时90度，从而DQS刚好在DQ的稳定中间采样DQ。
当controller往DDR写数据时，DDR是在DQS的上升/下降沿采数据的。

qpbcl3 · 发表于 2015-8-20 13:54:09

DQS和DQ在接口处读取的时候，考虑到各种延迟，两者其实不是严格对其的，所以一般的在读取的时候，phy会做一个相位调校，大概的结果就是把DQS的信号边沿置于DQ信号的数据窗口内来满足保证建立和保持时间。
写数据的时候，只要在phy层内确定DQS和DQ信号的相位关系就行了，接收是DDR的事了。

dyytx · 发表于 2015-8-31 19:22:47

回复 3# qpbcl3

写数据的时候，controller和PHY之间的接口DQS和DQ是沿对齐的，在PHY里经过调整，使DQS沿在DQ中间。是这样的不？

dyytx · 发表于 2015-8-31 19:25:18

回复 3# qpbcl3

写数据的时候，controller和PHY之间的接口DQS和DQ是沿对齐的，在PHY里经过调整，使DQS沿在DQ中间。是这样的不？

dyytx · 发表于 2015-8-31 19:29:42

回复 3# qpbcl3

不管是读还是写，数据都是以时钟驱动的，也就是说数据和时钟的沿肯定是对齐的，但是经过PHY的调整之后，DQS是在数据的中间的。这样理解对不？

杰克淡定 · 发表于 2016-4-12 18:15:04

读数据，由控制器或者PHY自己想办法将DQS做delay，使得DQS的跳变沿处能抓到稳定的数据；
写数据，尽量调整使得输出到PIN的DQS跳变沿在数据中间，方便器件抓数，这个调整由自己的设计处理，至于是controller还是PHY不重要，各家公司实现方式并不一样，能达到目的就行了

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