多输入与非门(NAND)的VerilogA要怎么写？

imperman · 发表于 2016-12-12 00:34:02

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imperman · 发表于 2016-12-12 00:34:58

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imperman · 发表于 2016-12-12 00:36:33

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imperman · 发表于 2016-12-12 00:37:28

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imperman · 发表于 2016-12-12 00:40:33

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我不是在笑 · 发表于 2022-1-20 14:53:12

imperman 发表于 2016-12-12 00:40
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？？？？？有什么病

hao01 · 发表于 2024-3-21 22:15:55

shuishishui 发表于 2015-6-29 17:40
module V_nand(in,out);
input [0:size-1] in;
output out;

这个代码有个问题在于初始化的时候没有读取A、B的状态，直接将他们设成0。这样在仿真开始的时候若A一致是VH，A_state也还是0，不能正确响应B。在initial_step中更新AB的状态：
@(initial_step) A_state=V(A)>vth

...

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