vcs 201403解释clocking block的问题

glife

各位大侠，有人遇到过这样的问题吗：

201403版本的vcs解释clocking block的时候，input 数据总是在clock之前变化，

比如
interface intf (input clk);
logic a;

clocking cb @(posedge clk);
  input a;
endclocking

endinterface

按说cb.a应该是intf.a打一拍，cb.a应该在clk上升沿之后变化，但实际上201403 vcs仿真结果却是
cb.a先变化，然后clk再来上升沿。201306版本则没有这个问题

有人知道如何解决这个问题吗？

谢谢