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[求助] 请教verilog 语法

发表于 2012-7-5 15:38:23 | 显示全部楼层 |阅读模式

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$hold(posedge WEb, DIN[15] &&& RSTb === 1, Tdh_ck, notifier_Tdh);
$setup(A[4] &&& RSTb === 1, negedge WEb, Tas_ck, notifier_Tas);
是什么意思啊？

hold, setup, verilog

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发表于 2012-7-5 17:06:00 | 显示全部楼层

检查 setup hold up 的verilog语法看看verilog_2001_ref_guide.pdf

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发表于 2012-7-5 20:39:31 | 显示全部楼层

还没见过。

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发表于 2012-7-5 23:02:51 | 显示全部楼层

google

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发表于 2012-7-10 22:41:16 | 显示全部楼层

同意xujin2002ji

畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！

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