Cadence virtuoso 6.14如何使用verilog HDL和verilog-A

Jeecoun · 发表于 2012-1-28 12:47:56

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我最近在做mixed signal设计，我希望能够在cadence virtuoso 6.14里头使用verilog HDL和verilog-A建模，并且这样也方便我一块一块的设计。可是当我写好verilog code之后，我就不知道怎么才能够仿真。不知道谁能够帮帮忙？6.14里头的verilog cellview很怪。谢谢。

amodaman · 发表于 2012-1-29 00:48:16

IC6.14好像不支持spectreVerilog了，如果我记错了请大家更正我。混合信号仿真需要用AMS Designer了，你可以找找这个方面的范例。到处都是。

Jeecoun · 发表于 2012-1-29 11:37:10

那在cadence virtuoso 应该怎么写verilog HDL和verilog-a呢？有没有什么教程？

kwankwaner · 发表于 2012-1-30 16:15:25

回复 2# amodaman

615至少支持，614不会不支持的

amodaman · 发表于 2012-1-30 20:17:05

回复 4# kwankwaner

Thanks for letting me know.

胭脂盗 · 发表于 2016-4-9 20:51:53

同样求这类教程

pzz1016 · 发表于 2018-11-2 20:07:09

回复 1# Jeecoun

请问您现在解决问题了吗？我有相似的问题想请教您！

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