基于FPGA的高速LVDS数据传输

axpro

本人在北京工作6年,从事FPGA外围接口设计,非常熟悉高速LVDS数据传输,8B/10B编码等,设计调试了多个FPGA与FPGA以及FPGA与专用芯片(比如AD/DA)之间的高速LVDS数据传输.

本人非常熟悉Virtex-5/Virtex-6 FPGA的内置SERDES模块,包括ISERDES,OSERDES,IODELAY,IDELAYCTRL等部件,基于该模块设计了一种高速LVDS数据收发方案和协议:
1. 1路LVDS数据的时钟频率是500MHz(Virtex-5)或600MHz(Virtex-6),双沿数据传输;1路LVDS数据的传输速率为1Gbps(Virtex-5)或1.2Gbps(Virtex-6),16路LVDS数据的传输速率为16Gbps(Virtex-5)或19.2Gbps(Virtex-6)
2. 高速LVDS数据发送:训练序列产生,数据成帧,8B/10B编码,数据并行转串行,随路时钟产生等
3. 高速LVDS数据接收:接收时钟检测(检测接收时钟的存在),接收时钟对齐(对接收时钟进行移相),数据串行转并行,接收数据字节序对齐(Comma码对齐),接收数据Los-of-Sync状态机,8B/10B解码,解数据帧等

本人已经在Xilinx评估板ML555/ML605上调试验证了16路高速LVDS数据收发方案和协议.
1. 1对LVDS随路时钟+16对LVDS发送数据,时钟频率是500MHz(Virtex-5)或600MHz(Virtex-6),,双沿数据传输;数据传输速率为16Gbps(Virtex-5)或19.2Gbps(Virtex-6).
2. 1对LVDS接收时钟+16对LVDS接收数据.
本人可以提供FPGA源代码.同时还可以在Xilinx评估板ML555/ML605上演示验证.

如有高速LVDS数据传输相关方面的技术合作，可联系我。
联系方式：fpga_coop@163.com。