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查看: 5937|回复: 6

ADS原理图中怎么加载veriloga语言编写的元件啊?

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发表于 2009-4-17 13:50:11 | 显示全部楼层 |阅读模式
50资产
(我用verilog-a编写行为级模型,现在代码已完成,但是不知道怎么生成原理图用的symbol,请大家使用过的帮帮我,谢谢!)load 和编译后没有反应。自己画的symbol在其他电路插入时没有参数(parameter),仿真出错(incorrect number of terminals)?????

[ 本帖最后由 szkaifa 于 2009-4-21 10:29 编辑 ]

发表于 2010-6-4 11:28:44 | 显示全部楼层
用cadence的import啊~~  导入veriloga就可以
发表于 2012-7-12 20:59:47 | 显示全部楼层
楼上的问牛答马!楼主的问题也是我的疑问。我也问过很多人,至于怎么解决好像没几个人知道。等待有经验的人回答!
发表于 2012-7-23 17:06:51 | 显示全部楼层
可能有点不太明白楼主的问题,我使用的方法是在cadance中直接新建一个cell,在此过程中选择veriloga,然后就会直接生成一个veriloga的命令行界面,写完代码保存后就会自动生成一个symbol。不知道我回答的对不?希望能有帮助。
发表于 2013-5-31 21:39:46 | 显示全部楼层
感谢楼主~~~
发表于 2019-5-31 14:58:26 | 显示全部楼层
楼主解决这个问题了吗,我也遇到这种了,很难搞
发表于 2020-2-13 16:10:23 | 显示全部楼层
using verilog-a and verilog-ams in ads, search this pdf doc.
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