请问 VHDL 语言有可能涵盖模拟电路设计?

眉间尺 · 发表于 2008-11-25 20:39:32

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VHDL 语言本身并没有将自己限定为仅仅用于数字系统的设计. 但是为何至今没有听说 VHDL 对模拟电路设计的支持.

这究竟是因为模拟系统太过复杂以致于难以用 HDL 语言描述, 还是因为业界认为根本就没有必要发展用于模拟电路的 HDL 语言啊?

niulinux · 发表于 2008-12-20 22:40:56

涵盖应该不可能，

zhoubin5207 · 发表于 2009-2-12 13:31:00

好像不太可能.

lu_regal · 发表于 2009-2-17 11:02:47

现在肯定不行，未来还是可以的，毕竟VHDL/Verilog正在往这方面发展，这方面的组织目前正在制定相应的标准，只是不成熟罢了

qazwsx123321 · 发表于 2009-4-23 15:13:08

现在不行

yueywcy · 发表于 2009-4-25 15:56:01

似乎不行.

wc_buaa · 发表于 2009-4-28 11:33:57

以后会，谁有这方面的信息，share一下

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