请问SystemVerilog里面实数的除法如何实现？

xiaobenyi · 发表于 2008-5-3 22:54:52

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请问SystemVerilog里面实数的除法如何实现？
我查了一些资料，都没有特别说明，如果只是一个 “/ ” 运算符，运算结果就被取整了
如果我要将 1 除以 3，本来想得到 0.333……（当然小数位数要可以设定），结果却得到了 0

xiaobenyi · 发表于 2008-5-11 02:19:13

为何人气如此冷清?

zsy5460 · 发表于 2019-5-23 08:29:58

/是取整 %是取余；
除法的话，自己要写

idealm · 发表于 2019-5-23 09:14:08

zsy5460 发表于 2019-5-23 08:29
/是取整 %是取余；
除法的话，自己要写

晕，挖个坟还回答错的

，/就是除法，如果除数和被除数都是整型就返回一个整型，如果有一个是实数，就返回一个实数

精武英雄 · 发表于 2019-5-23 10:13:28

idealm 发表于 2019-5-23 09:14
晕，挖个坟还回答错的，/就是除法，如果除数和被除数都是整型就返回一个整型，如果有一个是实数，就返 ...

如你所说是正解，详见 SystemVerilog LRMIEEE1800-2012 .pdf 220页11.3 Operators章节

zsy5460 · 发表于 2019-5-24 09:50:47

idealm 发表于 2019-5-23 09:14
晕，挖个坟还回答错的，/就是除法，如果除数和被除数都是整型就返回一个整型，如果有一个是实数，就返 ...

savin_123 · 发表于 2021-4-25 14:34:33

idealm 发表于 2019-5-23 09:14
晕，挖个坟还回答错的，/就是除法，如果除数和被除数都是整型就返回一个整型，如果有一个是实数，就返 ...

如你所说是正解，最近也遇到这个问题。谢谢~

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