混仿前仿验证violation

Ecooq

                               
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求助大佬解惑：
问题：数模混仿过程中出现时序违例。
仿真设置：模拟模块产生数字模块的pro信号和时钟信号，数字模块是将RTL代码导入virtuoso进行仿真的，使用的functional块。仿真激励是用sv生成的，然后配置config文件生成数模混合仿真的网表进行AMS仿真，ADL里面设置合适的connectrule和数字iic之后的sdf文件。仿真显示器使用的是simvision进行DEBUG.
出现问题：仿真的日志中会爆出violation,但是数字前仿真时序是pass的。simvision的波形显示我的一个关键信号没有进行打拍，但是rtl级仿真波形正常。
不知道问题出在哪里，而且混仿产生的violation需要解决吗？

Ecooq

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