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CT delta-sigma modulator nonidealities simulation

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发表于 2009-1-16 22:29:26 | 显示全部楼层 |阅读模式

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本帖最后由 eecsseudl 于 2013-4-29 09:58 编辑

小弟在做CT delta-sigma modulator nonidealities simulation,一直都找不到这方面的比较全面系统的资料,希望有这方面资料或经验的大侠不吝赐教。我也有很多相关领域的资料(ieee的比较多),也可互相分享。真的希望可以找个兄弟共同讨论~


最近遇到一个小问题,在模拟excess loop delay 是遇到问题,用"transport delay" 模拟信号延迟,信号会发生形变。请高手指点如何解决这个问题?






Clock jitter.pdf

336.45 KB, 下载次数: 61 , 下载积分: 资产 -2 信元, 下载支出 2 信元

模拟clock jitter

abbr_df91abf755ac9c29ac4fc8d0636fd877.pdf

267.7 KB, 下载次数: 56 , 下载积分: 资产 -2 信元, 下载支出 2 信元

关于excess loop delay

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