SAR ADC输入范围的一点疑惑。

rica

各位大佬好，本人最近刚刚入门sar adc设计，在设计时遇到一个问题。例如，我的电路的VDD=VREF=3.3V，当我使用VIN=3.2V的正弦信号去测试ADC的性能时，ENOB可以达到较为理想的位数，但是当VIN=3.3V时，ENOB就会下降很多，电路的各种结构前后迭代了许多次，似乎都存在这个问题，就是输入信号无法真正达到参考电压，最多只能达到比参考电压稍微低一点的值，一旦完全达到参考电压，就会造成ADC的ENOB下降。还请各位大佬解答一下。

rica

对了，补充一点信息，我的采样电路使用的是栅压自举电路，栅压自举电路的FFT结果其实就出现了同样的问题，我猜测可能是栅压自举电路导致的整体ADC性能下降，但是并没有明白是什么原因导致的栅压自举电路出现这样的问题。

rica

   

demonhunter 发表于 2024-3-27 16:05
多少位的ADC？

16bit

rica

   

lushimang 发表于 2024-3-28 17:20
这个现象是正常的，因为DAC上极板处的寄生电容会减小ADC的量程。

感谢您的回复，不过我还是有些疑惑，我理解的是DAC的上极板处的寄生电容会因为分压导致实际DAC采样到的电压比输入信号要小，这样确实会降低ADC的量程。但是我不理解为什么当我输入一个幅度较小的信号的时候ENOB比较大，但是当我输入VREF时，ENOB反而减小了。按照您的说法，我从幅度较小的信号变换到VREF时，对DAC采样到的信号的幅度来讲，也应该是由小变大的一个过程，那么既然信号的幅度变大了，在理想条件下只考虑量化噪声，ENOB应该上升不是吗？

rica

   

lushimang 发表于 2024-3-29 11:03
你用的是上极板采样还是下极板采样呢？

下极板采样

rica

   

雾与鲸 发表于 2024-3-29 14:31
是前仿还是后仿呢，输出码值经过理想DAC的波形看过了吗

前仿，就是将输出码通过理想DAC后做FFT得到的频谱

rica

   

lushimang 发表于 2024-3-29 10:55
ADC量程缩小，是因为寄生电容的存在让DAC切换产生的电压变化变小了，也就是DAC能处理的电压域变小了。如果 ...

感谢您的回复，我这边通过仿真似乎验证了您的说法，我这边电容阵列后连着我的比较器，因为需要做到低噪声，所以我比较器的预放大级的输入对管做的很大，W约4mm级别，可能是这里的取值不合理吧？因为我也是刚入门模拟IC设计，所以只是无脑调大了比较器输入对管的尺寸来降低噪声。现在看来应该是输入对管的寄生电容过大的导致的问题。想再请教您一下，这里有什么办法可以尽可能降低寄生电容的影响以便让输入信号的范围尽可能靠近VREF呢？

rica

感谢各位的回复，目前我的问题已经解决，8楼的前辈说的很对，确实是ADC的量程缩小导致的。解决方案如下，一方面，尽可能调小后级比较器输入管的尺寸，来降低顶板寄生电容的影响；另一方面，可以采用部分电容采样的方式，这样做的代价是略微提高了对比较器噪声精度的要求。

rica

   

dzy-icdesign 发表于 2024-5-10 18:41
有没有部分电容采样的资料

不好意思，这个我在学习过程中并没有看到有论文专门花大篇篇幅来介绍这个，我也是和同门师兄交流中学到的。我猜测应该在使用下极板采样技术的绝大多数情况下，都会采用这种方式，来降低寄生电容的影响。

rica

   

dzy-icdesign 发表于 2024-5-13 22:28
感谢  大佬你们怎么做开关 下极板采样的控制部分

我是自己根据看到的论文中的下极板开关的原理来设计的数字逻辑开关，您可以参考上海交通大学管锐博士的毕业论文，中间有对下极板采样的原理做解释。