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标题: 《锁相环从入门到进阶到放弃》 [打印本页]

作者: 胭脂盗 时间: 2016-6-26 22:21
标题: 《锁相环从入门到进阶到放弃》
其实这个题目只是一个幌子

，作为一个小白，从这学期开学和导师说了，毕设的方向是PLL，之所以比通常研二上学期才定毕设方向要早半学期，是因为老师和我都知道对于现在自身的基础以及这边实验室能提供的条件都有限，所以希望我自己早点选定方向，早点开始。--------------------------------------------------------------------------------------------------------------------
对于选择方向，是在去年年底就开始考虑了，权衡了自己导师的生物医学芯片的难度和自己的兴趣，最后还是决定选自己感兴趣的射频方向，以及综合了自己之前稍微有点数字电路的基础，所以选择数模混合的射频方向，从而在今年开学初和导师定了做pll。
-----------------------------------------分割线我又来了-------------------------------------------------------------
既然选定了做pll，就开始要进一步来确定是做哪方面应用的pll。首先，在通信领域的pll非常广，但是绝大部分还是集中在1-5G这个比较常用的波段。因为本科的毕设和导航系统相关，所以贼心不死，毅然决然就要选做导航的射频前端的本振信号。哈哈！！！好任性。。。。
----------------------------------------我就是喜欢分割线------我分-----我分-------我是勤劳的分割线------------------
好啦！！！好啦！！！不扯那些没用的了说一下开这个贴的初衷呗，主要希望把接下来对于pll学习知识以及动手建模，电路仿真，最好还有电路测试，这个成长周期做一个记录，更重要的是希望在这里能得到前辈的指点，还有同样和我一样开始学习pll新人能互相讨论，共同进步。
-----------------------------------------------------------------------------------------悄悄地不说话---------------
以后每周都在这里和大家不见不散！晚安！

作者: hehuachangkai 时间: 2016-6-27 09:57
充满了干劲啊，挺好的。

作者: univerw 时间: 2016-6-27 10:33
不错不错~~前排占座

作者: 天牛不唱歌 时间: 2016-6-27 10:40
做锁相环你有福了！

作者: rong00i8 时间: 2016-6-27 11:25
不错～

作者: magicdog 时间: 2016-6-27 12:28
最怕坚持，祝顺利

作者: jiangtao92 时间: 2016-6-27 13:01
坚持本身就是挺难的一件事，祝好！

作者: 胭脂盗 时间: 2016-6-27 14:43
回复 2# hehuachangkai

多谢关注

作者: 胭脂盗 时间: 2016-6-27 14:44
回复 4# 天牛不唱歌

任重而道远，感觉自己往坑里跳，希望不要如主题一样最后放弃

作者: 胭脂盗 时间: 2016-6-27 14:46
回复 6# magicdog

只求每天进步一点点

作者: zxcvbnma3202 时间: 2016-6-27 17:59
回复 1# 胭脂盗

加油!

作者: 胭脂盗 时间: 2016-6-27 18:12
回复 11# zxcvbnma3202

谢谢，以后望前辈们多指点哈

作者: quhuaibo 时间: 2016-6-27 19:04
good information

作者: dda7XaXS 时间: 2016-6-27 21:03
坑里的人看着坑外的人往坑里跳笑而不语，骚年，我看好你哦。

作者: 胭脂盗 时间: 2016-6-27 22:06
回复 14# dda7XaXS

求带，大神

作者: 麻神李工 时间: 2016-6-28 13:07
从入门到放弃。。。

作者: 1261015620 时间: 2016-6-29 14:29
看到标题以为楼主最近放弃做pll了...目前我正在做pll，而且也是学生一枚

作者: windwithgone 时间: 2016-6-29 16:55
我看悬

作者: 胭脂盗 时间: 2016-6-29 22:13
回复 17# 1261015620

终于找到和我一样的啦，一起学习哦

作者: 胭脂盗 时间: 2016-6-29 22:14
回复 18# windwithgone

求经验，哪怕是走过的弯路也请大神分享

作者: 1261015620 时间: 2016-6-29 23:02
回复 19# 胭脂盗

吼啊~

作者: 恶魔法则1 时间: 2016-6-30 10:58
回复 1# 胭脂盗

很好很好

作者: scpuke 时间: 2016-6-30 11:55

回复 magicdog

只求每天进步一点点
胭脂盗发表于 2016-6-27 14:46

登录/注册后可看大图

你好，我已有8年PLL设计经验。如果你在成都的话，欢迎加入我们团队。我们在成都的rf团队从事BT/BLE的transceiver设计，招收PA/PLL方向的研二实习生，提供项目机会和优厚待遇。有意请私信我。

作者: hughhuang 时间: 2016-6-30 21:20
做了一年半锁相环的即将毕业渣硕前来祝贺你开始跳坑

作者: 胭脂盗 时间: 2016-7-3 14:27
回复 24# hughhuang

大神要不来开一贴来聊聊有关pll的学习之路，分享下经验

作者: 胭脂盗 时间: 2016-7-3 14:34
回复 23# scpuke

好的，方便留联系方式吗，（如果不方便可以加我qq：1107140483）

作者: 胭脂盗 时间: 2016-7-3 21:10
XOR FPD：1、在相位误差特性上具有高线性度。
2、完全避免了死区问题
3、更高的PFD噪声和参考杂散

Tristate PFD：1、UP和DOWN的失配降低了线性度
2、在reset路径增加延迟单元来避免死区问题
在Σ△ Fractional-N FS中，选择XOR FPD，由于它的高线性度避免折叠Σ△量化噪声，
通过提高参考频率，电荷泵噪声和参考杂散馈通的影响会降低。

分解为两个设计阶段
一，设计G(f)来实现需要的闭环特性
二，设计A(f)来实现需要的G(f)
第一阶段设计G(f)来实现需要的闭环特性
A 带宽、阶数、形状

fo为闭环带宽，fz为开环零点
3dB带宽为2πfp
阶数为滚降特性n
形状取决于滤波器种类（巴特沃斯、贝塞尔、切比雪夫）
对形状的影响最大的因素是主极点

B 类型
定义：开环传递函数的滤波器个数，一般为1型或2型，type 1具有更快的稳定时间
Type2允许滤波器的输出实现任意直流值，同时强迫相位误差达到0稳定值

积分器可以实现任意值的直流电平转换

更低的pll带宽可以降低噪声
更高的vco增益可以提高频带调谐宽度
更低的环路滤波器增益可以降低pll带宽
更低的环路滤波器增益可以提高vco增益
Type1 pll没有足够的环路滤波器增益，导致环路滤波器输出有限，也就是vco的输入范围有限

Type1 pll需要DA来进行控制电压的粗调，环路滤波器进行细调
Type2 pll具有积分器的环路滤波器可以任意设定直流输出，从而自动调谐整个频率范围

Type2 pll会产生尖峰（peaking）在闭环时，并且增加稳定时间。原因在于peaking 值和稳定时间与开环零点和闭环带宽的比值有关（fz/f0比值提高将增加peakiing 幅度和超调量，在阶跃响应中），一般是1/10-1/6

环路滤波器设计

分为三个步骤
A、选择传输函数
B、选择拓扑结构
C、选择传输函数的值

A、选择传输函数

电荷泵电流设定比较自由，它影响环路滤波器的增益。对pll噪声性能的要求也将影响电荷泵电流大小，更大的电流将产生更低的鉴相器噪声。环路滤波器的值或者功耗约束了电荷泵最大电流

B、选择拓扑结构
无源结构：噪声小、功耗低
有源结构：电荷泵不需要宽电压范围、三阶pll不需要电感
In general, there are two design rules that should be followed when using an active loop filter implementation. First, the output of the charge pump should always feed directly into a high-Q capacitor (i.e. a capacitor with minimal series resistance) in order to attenuate its high frequency content before it feeds into the loop filter opamp. The reason for doing so is that the opamp has limited bandwidth and can exhibit nonlinear behavior if it is directly driven with the high frequencies that are present in the charge pump output. The second rule is that the feedback of the opamp should be configured to achieve unity gain from the opamp terminals to its output. By doing so, the input referred noise of the opamp is not amplified in its influence on the loop filter output. The active topologies shown in Figure 11 achieve both of these desired characteristics.

C、参数估计

噪声性能

主要来源：鉴相器噪声和vco噪声
鉴相器噪声：自身白噪声和杂散，参考频率和分频器的抖动，电荷泵噪声，和参考频率杂散（可忽略）
vco噪声：本身结构的热噪声在低频时，由闪烁噪声影响，滚降高于-20dB每十倍频，但由于pll动态特性的高通特性，基本滤除了闪烁噪声。

作者: 胭脂盗 时间: 2016-7-3 22:20
上周发了这篇帖子，希望将我学习pll的历程记录在这里，能和大家讨论学习。
今天是第一站。
前段时间根据别人论文的Verilog—A建模的pll代码，我在AMS里仿真了，但是觉得有些抽象。所以参考了论坛的一些前辈的建议，选择先使用cppsim工具进行建模，可能这样对环路函数更有直观的感受，当然有些大神建议MATLAB甚至手算，我抱着好用的态度还是先试试cppsim吧。
这周先通过《cppsim_vppsim_primer5》文档大体了解cppsim这一套软件
其次阅读《PLL Design Using the PLL Design Assistant Program》，介绍了用该软件来设计pll的流程，摘录了笔记发在了前面。
了解了设计流程后，通过《Fractional-N Frequency Synthesizer Design Using The PLL Design Assistant and CppSim Programs》介绍GSM的pll实例来加深并细化前面一篇文档介绍的设计流程，参数的提取与设定。但是还没看完，所以笔记就稍后两天再传吧

作者: parkerzz1989 时间: 2016-7-5 20:58
楼主您好，本人研究方向为宽带低抖动PLL，5月底刚完成博士答辩，以后会继续做相关的，我的Q:755850390，方便的话加一个呗，多交流学习！

作者: chenximing 时间: 2016-7-5 22:34
剖一个片子看看吧。

作者: tianchenditu 时间: 2016-7-5 22:40
感觉瞬间充满了希望啊，期待

作者: 胭脂盗 时间: 2016-7-6 08:52
回复 29# parkerzz1989

有验证问题加不了，要不你加我的qq：1107140483

作者: 胭脂盗 时间: 2016-7-6 08:53
回复 30# chenximing

一步一步来

作者: 胭脂盗 时间: 2016-7-6 08:55
回复 31# tianchenditu

你也是在做pll吗？可以多交流学习啊

作者: 451301349 时间: 2016-7-6 12:54
后续呢

作者: 老来多遗忘 时间: 2016-7-6 13:08
楼主加油啊

作者: 胭脂盗 时间: 2016-7-6 17:31
Fractional-N Frequency Synthesizer Design Using
The PLL Design Assistant and CppSim Programs
思路整理

1，要实现稳定时间小于150ms在小于10ppm频率误差下。
2、-80dBc的杂散性能

规格：
1、带宽：100kHz（为了满足足够小的稳定时间）
2、阶数：2（实现简单）
3、shape：巴特沃斯（典型）
4、type：2，fz/fo=1/8,（典型）
细化指标
1、三阶MASH Σ△（由于小数杂散问题而避免选择二阶）
2、参考频率：26M（应对GSM标准应用）
3、输出频率：900MHz（直接变频需要）
pll噪声指标：
PFD-referred noise：不确定，在噪声分析时来调整
VCO：-165dBc/Hz@20MHz频偏

Noise Analysis using the PLL Design Assistant（四步走）
第一步：对于给定的系统参数，对噪声性能进行基本检查
第二步：细微调整系统，来解决在满足噪声规格时遇到的问题
第三步：研究PFD-referred noise水平来满足规格
第四步：研究参数变化对噪声性能的影响，来确保工艺和温度变化下依然满足规格

A：基本噪声分析（设定基本参数，查看仿真结果）
B：调整pll结构来满足噪声规格
由于前面设定的规格并不满足噪声性能，采取结构调整
策略1：把pll阶数调整为3阶，可以满足噪声性能，但这个环路滤波器实现比较困难
策略2：增加寄生极点，分别在500KHz和1MHz（可采取）
C：增加鉴相器的相位噪声
D：增加参数变化
考虑工艺与温度的影响，对各个参数设定变化范围，仿真结果是否满足规格
当噪声规格不满足时，采取以下建议
1，降低带宽，从而抑制鉴相器噪声
2，直接降低鉴相器噪声

因为降低带宽将增大稳定时间，所以选择建议2

动态分析
A：检查稳定性
在各项参数以及参数变化范围下，阶跃响应的波形是否稳定
B：检查稳定时间
在10ppm要求150ms
C：测试零点变化的影响
考虑零点的上下漂移，10ppm的150ms指标不满足
解决办法
1：提高pll带宽，但会增加鉴相器和Σ△量化噪声
2：提高pll带宽，同时提高G(f)阶数，变为三阶pll，但阶数的提高，也提高了系统实现的复杂度，并且三阶将增加额外的参数 Qp，而这对工艺和温度变化变得更加敏感
3：尝试在环路滤波器设计时，令它的变化小于假设值±30%，与此同时减小环路增益的变化，但实现比较困难
4：系统结构的创新来解决这个问题，通常的方法是动态改变pll带宽，在趋向稳定过程中，提高带宽（提高稳定时间），在锁定后降低带宽（达到噪声要求）

初步cppsim仿真分析

针对GSM系统要求，设定指标以及环路参数

首先采用这个经典架构，然后定义各个模块的参数

参考频率源：参考频率源的结构是vco，选择中心频率为26M（几乎符合大多数GSM系统应用），而该vco的增益Kv=1（这个设定比较随意，和仿真没有关系）

VCO：中心频率为900M，Kv=50MHz/V（考虑到实现的可能性），噪声-165dBc/Hz@20MHz

分频器：分频值=900MHz/26MHz=34.154

PFD：采用三态设计，α=1，reset_delay=2.5ns

电荷泵：i_val=100微安（还是一个根据噪声性能从SPICE上得到的评估值），i_variance=0（忽略鉴相器的噪声）

Sigma-delta 调制器：采用MASH结构，三阶。

环路滤波器：使用两个RC滤波器构成超前滞后滤波器，
RC滤波器：分别设定fo=500kHz和fo=1MHz。
此处级联两个RC滤波器不等于两个RC网络级联，通过将两个一阶极点分别设定500k和1M，如果用具有独立极点的RC网络级联，将会在连接负载后极点频率会漂移，用RC滤波器级联可以更好的匹配想要的极点。
Lead/lag 滤波器：
fp=217.3kHz，fz=12.5kHz（通过pll design assistant调整的值）
增益：通过gain=K(Nnom)/(αKvIcp)得到
K=3.272e10，
Nnom=34.6 α=1 Kv=50e6 Icp=100e-6，
结果得到：gain=1/(4.42e-9)
而电容值是4.4nf，这需要片外实现。

B：设定cppsim仿真文件
仿真步数，仿真步长，定义宏变量，sigma-delta调制器的步长，初始值。输出两个仿真（测试）文件，分别是瞬态仿真，噪声性能仿真

C：回到pll design assistant，设定参数，进行阶跃响应的仿真

D：相位噪声仿真
在cppsim View中，打开test_noise.tr0输出文件，选择pll_phasenoise函数来测量相噪。
对比cppsim和pll design assistant的匹配，注意：此时在assistant中需要取消鉴相器的噪声设定。

高级cppsim仿真分析

相对初步的仿真，现在增加assistant不能预测的非理想效应。
1、观察提高分频器步长带来的影响，导致频率失锁和周期跳动。
2、引入电荷泵上下电流的失配，来观察由于Σ△量化噪声的折叠而引起相噪提高，
对于处理电流失配，通常是在电荷泵的输出引入额外的电流产生一个相位偏差。
3、改变Σ△调制器的输入值，来观察小数杂散的产生。

A：观察周跳
在仿真文件中，修改delta_gl的值为1.仿真的结果看到周跳，但最后还是锁定了

B：电荷泵失配影响的测试
在SUE2中的模块图中修改电荷泵的电流值，显示在低频的噪声更大。因为电流失配导致高通型sigma-delta量化噪声折叠到更低的频率。

C：将标准相位误差移动到远离0值
方法：在电荷泵的输出增加电流偏差30uA，
影响：增加的电流偏差将移动参考频率输入和分频器的输出的相位差，不再是三态鉴相器的特性，
结果显示失锁。

将delta_gl的值改为0
弥补了电流偏差，最后锁定。

再次仿真相噪，电流失配不再导致sigma-delta量化噪声折叠到低频，但在参考频率处26MHz处出现杂散，几乎不影响。

D：产生小数杂散
方法：将仿真文件中小数分频步长in_gl设为34.65，
影响：出现了大量杂散，但杂散均小于-80dBc，因此满足要求
原因：在实际电路中，小数分频的步长不能非常精确，因此其精确程度决定了杂散的程度。
注意：此处的杂散为算法的估算值，实际电路的杂散测试值会高于该计算值

总结
在本次教程中，使用了cppsim和pll design assistant软件来仿真pll系统，
通过给定的针对GSM发射机中应用的频率合成器的规格参数，进一步确定系统架构，然后确定环路参数，进一步微调模块结构，来满足噪声性能，并进行动态分析，考察稳定时间是否满足指标，特别是考虑工艺和温度对环路参数的影响，因此设定了参数变化范围，再次考察相噪、稳定时间等指标是否满足。以上在pll design assistant中进行。
转而进入cppsim中搭建模型，将得到是参数值带入系统模型，进行初步仿真，并将仿真结果与assistant中的结果对比。
紧接着考虑一系列非理想效应，进行高阶仿真，仿真环路稳定、相噪、杂散情况的恶化程度。

作者: quhuaibo 时间: 2016-7-6 19:38
good material

作者: yyyaaayyh 时间: 2016-7-6 22:39
回复 23# scpuke

能留成都真心可以，可惜公司在成都的site刚关门了...

作者: 胭脂盗 时间: 2016-7-7 16:28
回复 40# yyyaaayyh

那现在是准备去哪发展

作者: 胭脂盗 时间: 2016-7-8 23:12
学了cppsim的基本操作以及在cppsim上设计和仿真小数分频频率综合器的流程之后，开始学《CppSim/VppSim Primer for Cadence》教程，但是在调用cppsim时，出错：未定义功能-runcppsim，也就是说，应该是我在配置cppsim时，有路径或者什么其他问题 ( , 下载次数: 202 )

作者: 胭脂盗 时间: 2016-7-8 23:14
上图是教程中的，但是我在操作中，没有出现第二张图，而是报错 undefined function - runcppsimForm

这个问题好纠结啊，弄了好久还没弄好，求路过大神指点指点

作者: shisq123 时间: 2016-7-9 16:44
祝你成功！共同学习。

作者: shisq123 时间: 2016-7-9 16:51
"到放弃"?

作者: 胭脂盗 时间: 2016-7-9 17:03
回复 45# shisq123

现在还没到进阶这一步，怎么能放弃，哈哈

作者: 胭脂盗 时间: 2016-7-19 10:07
在昨天仿真锁相环时出现了一个奇葩问题。定义电荷泵的输出电流为100uA，而后面滤波器的电压却是在下降。
也就是说电荷泵这个模块是在抽取电流，而不是输出电流。这个非常的奇葩，我在仿真的时候探测电荷泵输出电流端口的电流大小，显示的是100uA。于是我另外搭建一个测试电路，用这个电荷泵的输出端加电阻负载（电阻另一端接地），最后发现电阻对地的电压是负的。而测试电荷泵输出端口的电流还是显示100uA，也就证明了，这里端口电流大小如果为正，那么代表的是外部输入电荷泵的电流（注意，电流方向是外部向模块内部），尽管在模块内部定义这个端口为输出端口。但事实上，电流的方向不是你定义为输出就是对外部输出的方向，而是相反的。
“奇葩思维”的原因是，我们使用Verilog-A描述语言，是描述电路，系统也是将它理解为一个电路模块，而真正的电路模块的端口是一个导线，导线是没有方向的。因此我们默认对一个电路的端口灌入电流的方向为正。

作者: lepengfei 时间: 2016-7-19 11:46
给卤煮顶一个！

作者: 胭脂盗 时间: 2016-7-19 12:25
回复 48# lepengfei

嘿嘿 3Q

作者: semico_ljj 时间: 2016-7-19 14:36

作者: 胭脂盗 时间: 2016-7-19 22:22
回复 50# semico_ljj

嘿嘿，做过pll？

作者: 胭脂盗 时间: 2016-7-20 14:35
对理想模型进行瞬态仿真，得到环路稳定的时间是25+微秒，对于理想模型来说，这个时间是不是太长了？而且环路稳定前的振荡间隔太长，是不是因为我把环路带宽调的太小了（选了100K）。还有，对于理想模型我还可以仿真其他什么参数呢？

作者: 胭脂盗 时间: 2016-7-20 14:37
[attach]661463[/attach]
25M参考频率，输出3G的瞬态仿真

作者: 胭脂盗 时间: 2016-7-20 14:37
( , 下载次数: 196 )

作者: sneitia 时间: 2016-7-20 19:00
楼主是射光的吗？

作者: 胭脂盗 时间: 2016-7-21 09:02
回复 55# sneitia

东大射光所？不是啊，为什么这么问

作者: 胭脂盗 时间: 2016-7-23 22:01
( , 下载次数: 213 ) 在pll的Verilog-A建模后，在仿真时，环路滤波器的电压（vco控制电压）的过冲非常明显，应该怎么调整。

作者: sneitia 时间: 2016-7-27 10:28
回复 56# 胭脂盗

看你的描述感觉像

作者: hubery_xlg 时间: 2016-7-27 12:46
楼主加油~

作者: 胭脂盗 时间: 2016-7-27 14:53
回复 59# hubery_xlg

作者: baiheguogao 时间: 2016-7-27 16:12
不错，不错

作者: 胭脂盗 时间: 2016-7-27 16:23
回复 58# sneitia

哈哈，并不是。那么你应该是射光所的吧，做什么方向？

作者: sneitia 时间: 2016-7-30 18:20
回复 62# 胭脂盗
看分到什么项目啊，我什么都做，什么都做不好

作者: 胭脂盗 时间: 2016-7-31 20:54
心好累！！！
说是不知不觉一个月就过去了，可是在黑板上写了倒计时，开始写的40天（回家倒计时）到今天还有11天，每天把数字擦去写上，还是能感觉到时间过得好快。而与时间并不对等的就是我的成果。差不多一个月吧，也该总结一下了。
大概花了一周多时间在cppsim上，然并软！最后还是选择Verilog-a建模，大概花了一周时间算了环路参数以及仿真出环路结果。
后面大概又花了一周做非理想建模，也就是考虑相位噪声，抖动，以及电流失配。但是没有实现相位噪声建模。

后面大概又花了一周做△Σ调制器，包括理论学习和建模，清楚的记得数模混合仿真的方法整整搞了两天，最后发现不是混仿的方法不对，而是数字模块写的不对，这是因为没提前在modelsim中仿真数字模块导致的，原本太自信数字模块的代码了。心塞的是，目前这个模块还没写出可靠的代码。决定暂时搁置。

接下来开始vco的学习与设计，而vco这一块将是接下来的大任务。

细想一下，前面除了走了一些弯路之外，有一个问题是做东西的效率并不高。需要调整，但是又无从调整，心塞！！！
有时候会总在一个问题上抠，最后发现问题不在那里！！！所以多试试其他方法，多找找其他问题很重要！！！！！

脑子塞住了，不知道写什么了，那就先这样吧！

作者: 胭脂盗 时间: 2016-7-31 21:13
经过这一段时间的pll学习与设计，喔！仅仅是建模。现在积累了一些问题有待解决
1、在ken kundert的《Predicting the Phase Noise and Jitter of PLL-Based Frequency Synthesizers》还是不能正确地定义phase类型的端口，以及用white_noise和flicker_noise函数来模拟白噪声和闪烁噪声。

2、在整数分频时，环路虽然稳定了，但是稳定前的过冲电压非常大，高到2.5v，而我电路准备用smic .18的库，所以电路级的控制电压只可能到1.8v（甚至由于考虑电荷泵等，实际控制电压到1.4v），不知道会不会到电路级这个模型就崩了？

3、在设计小数分频的△Σ调制器模块中还是有问题，别人的代码不能直接用，修改后，减少量化位数，环路有稳定的迹象，但是控制电压波动太大。自己根据池保勇的论文中的结构写的代码就完全不能出结果。

4、以上的问题准备暂时不花大量时间来做，先把vco的学习与设计提上日程，这关系到下半年的流片时间。

希望前辈们不吝赐教，以及对做vco有什么建议与经验也希望前辈们慷慨解囊
3Q！！！

作者: 胭脂盗 时间: 2016-7-31 21:18
( , 下载次数: 157 )

作者: 胭脂盗 时间: 2016-7-31 21:22
对上面问题有兴趣的，可以看看相关的帖子，期待大神答疑解惑
http://bbs.eetop.cn/search.php?s ... mp;searchsubmit=yes

作者: hughhuang 时间: 2016-8-1 14:11
回复 67# 胭脂盗

你的链接点不进去（不存在或已过期）

作者: 胭脂盗 时间: 2016-8-1 19:40
http://bbs.eetop.cn/search.php?s ... mp;searchsubmit=yes

作者: 18482100828 时间: 2016-8-18 20:51
楼主，你好，我最近导师也让做低相噪的锁相环，不过我还没有开始做，资料也没看多少，加了你QQ，有问题向你请教

作者: bbbenjamin 时间: 2016-8-19 01:43
回复 65# 胭脂盗

1、在ken kundert的《Predicting the Phase Noise and Jitter of PLL-Based Frequency Synthesizers》还是不能正确地定义phase类型的端口，以及用white_noise和flicker_noise函数来模拟白噪声和闪烁噪声。

2、在整数分频时，环路虽然稳定了，但是稳定前的过冲电压非常大，高到2.5v，而我电路准备用smic .18的库，所以电路级的控制电压只可能到1.8v（甚至由于考虑电荷泵等，实际控制电压到1.4v），不知道会不会到电路级这个模型就崩了？

3、在设计小数分频的△Σ调制器模块中还是有问题，别人的代码不能直接用，修改后，减少量化位数，环路有稳定的迹象，但是控制电压波动太大。自己根据池保勇的论文中的结构写的代码就完全不能出结果。

4、以上的问题准备暂时不花大量时间来做，先把vco的学习与设计提上日程，这关系到下半年的流片时间。

LZ你好，我做了一阵子PLL，一些建议：

1. Cadence自带的ahdl库中有PLL各模块的时域模型，可以参考。噪声函数可参见verilog-A的ref，有较详细的说明。
2. 整数环的带宽过小会有较大过冲，可以先用稍大带宽，待锁定检测OK或者等一段时间之后，环路稳定，再切回窄带宽。实际CPPLL中过冲大，则CP会进入非线性区，输出电流变小。
3. Sigma-delta代码参考《Integrated Circuit Design for High-Speed Frequency Synthesis》第四章和第九章。
链接：http://bbs.eetop.cn/thread-119868-1-1.html
4. 你在后续学习电路过程中遇到的大部分问题，应该可以在Razavi的射频微电子第二版中找到办法。当然，还有其他的，如果你有些时间，不妨一读：
Design Methodology for RF CMOS Phase Locked Loops
Phaselock Techniques 3rd
Phase-Locked Loops

esign,simulation and applications
Jitter, Noise, and Signal Integrity at High-Speed...
PLL Performance, simulation and design
CMOS PLLs and VCOs for 4G Wireless
等等等等
加油

作者: yun11 时间: 2016-8-21 12:19
学习学习

作者: 胭脂盗 时间: 2016-9-17 15:23
回复 71# bbbenjamin

谢谢前辈指点！其中第一个问题用Verilog-A定义phase端口依旧无法定义！可能是本身软件的问题！其中第二个问题用vco控制电压有过冲的问题，我在把vco换成电路级，就没有过冲了！（不过我不太懂明白为啥）！
其中第三个问题暂时没有做！

作者: 胭脂盗 时间: 2016-9-17 15:32
最近在做多频带VCO时，发现在设计电容阵列时，出现一个问题。因为我希望频带间隔一致。而f=1/2PI(LC)^(1/2),如果要保证频率是线性的，那么电容阵列变化是非线性的，是一条理想的曲线。
但是电容阵列值应该是符合这个公式。Ctune=K0*C0+K1*C1+K2*C2+K3*C3+K3*C3+K4*C4+Cbias，想问用什么样的办法求出各个电容组，而且实际阵列值与理想曲线拟合度更高！

作者: 胭脂盗 时间: 2016-9-17 15:35
( , 下载次数: 159 )

作者: 胭脂盗 时间: 2016-9-17 15:36
上图是根据f与c的关系得到的理想曲线（纵坐标是C，横坐标是控制位）

作者: zs1647 时间: 2016-9-19 10:58
我也是刚开始学。

作者: hughhuang 时间: 2016-9-19 14:48
回复 74# 胭脂盗

我觉得你试图通过让电容非线性变化来保证KV的线性变化是不可取的，因为随着工艺尺寸的减小，很难保证电容器件制作出来的具体数值，尤其是版图不能保证很好地一致性的时候，但相对比例可以很好地保证（参考电流镜），所以通常做法是采用不同增益的电容阵列，比如CT、FT，甚至有人采用比FT更小KV的电容阵列，用大的电容阵列保证range，用小的电容阵列保证KV线性度（正常的KV曲线只要取的间距足够小，那么可以近似认为是线性的）。我的建议仅供参考，希望多多讨论共同提高

作者: hughhuang 时间: 2016-9-19 14:49
回复 74# 胭脂盗

似乎没有理解你的意思……

作者: 胭脂盗 时间: 2016-9-20 11:44
回复 79# hughhuang

我的意思是，通常我们把电容阵列做成按比例增长的，如果电容是按比例增加（也就是线性的），那么出来的频率带的间隔就不是一致的（前提是我们希望每条频带的增益基本不变），比方说第一条频带与第二条频带之间相差80M，而第十五条与十六条的频带之间就相差40M。也就是频率越高，频带越密集，频率越低，频带越稀疏！也就是你说的用大的电容阵列来保证频率范围一致性。

作者: 胭脂盗 时间: 2016-9-20 11:47
回复 79# hughhuang

如果大电容阵列来保证频率范围一致性，那么电容阵列就应该是非线性的。你的意思是否是，再增加一组小电容阵列来配合大电容阵列，使得最后总的电容值变化是非线性？

作者: jackzhang 时间: 2016-9-20 13:56
回复 81# 胭脂盗

我能把你的这个帖子在EETOP微信里转发一下么？

作者: 胭脂盗 时间: 2016-9-27 17:03
采用非线性电容阵列后得到较为理想的电容阵列值（弯曲的），并且通过与电感构成LC振荡电路，进行s参数扫描得到与理想的频率范围接近的直线。 ( , 下载次数: 112 ) ( , 下载次数: 122 )

作者: 胭脂盗 时间: 2016-9-27 17:05
现在想问一下，如果采用非线性的电容阵列有什么弊端？或者二进制权重电容阵列为什么是比较好的选择

作者: 胭脂盗 时间: 2016-9-29 18:57
前面两张图都是通过S参数扫描得到的电容值和谐振频率。但是将设计好的LC Tank并入交叉耦合MOS对中之后，进行PSS仿真，得到的谐振频率大大缩水，应该是什么原因呢？（还是我的设计方法本来就错了？） ( , 下载次数: 125 )

作者: 胭脂盗 时间: 2016-9-29 18:58
上图中（重复上传了），灰色的是pss仿真得到的谐振频率，而橙色是LC Tank的s参数扫描的谐振频率（也就是Y11的虚部为零）

作者: JoyShockley 时间: 2016-9-29 22:10
本帖最后由 JoyShockley 于 2016-9-29 22:13 编辑

回复 84# 胭脂盗


有论文就是用的非线性的电容阵列；以使得频率线性。

但为了简便，和layout 方便，采用二进制电容阵列。

   DCO 中，有Coarse bank （二进制）和Fine Bank （温度计码）；

   当PLL开始控制Fine bank 的时候，频率变化范围不大，近似线性。

作者: JoyShockley 时间: 2016-9-29 22:22
回复 84# 胭脂盗

在DCO 中，因为这样做太麻烦，电容设计自由度有限，难道几十bit 一个一个去调吗

电容mismatch，会使得想的和得到的不一致

作者: 胭脂盗 时间: 2016-9-30 08:49
我看到如果要符合理想的非线性，最好是使用温度计编码（粗调也用它），但是温度计编码的位数等于控制线的个数（32条控制线就要32个开关，而二进制只需要5个开关），这样代价有点高，我的做法是在二进制的基础上，再增加三位开关电容，也就是将理想的非线性曲线分割成两端去逼近的！在后半段，将增加的三位开关电容闭合，从而形成新的一组二进制电容阵列。

作者: brain_yan 时间: 2016-9-30 15:13
666666

作者: ping2010 时间: 2016-10-13 23:38
精华帖，感谢

作者: 胭脂盗 时间: 2016-10-15 10:39

上一篇出现了频率缩水的问题，主要是因为对管的寄生电容的影响，因此重新设计电容阵列，方法1：原来的电容阵列是以600M的调频范围去设计的，最后仿真得到的调频范围只有360M，因此增大设计冗余度，以1G的调频范围来计算出新的电容阵列值，最后仿真得到的调频范围为480M。依旧不满足600M的要求；

方法2：仍然按照600M的调频范围来计算电容阵列值，在实际电路中采用两倍的电容计算值，得到的频率范围有600M；

设计了采用二进制权重法的电容阵列来对比线性度和相噪，可以看出线性度得到较好的提高，但是相噪却差了1dB左右；

分析原因：应该是线性化需要6组电容开关，并且为了节省面积，使用与或逻辑重复利用了一些电容阵列，因此相对二进制权重法阵列的4组开关，多出了很多有源器件。相噪因此降低！

( , 下载次数: 136 )

( , 下载次数: 140 )

作者: spices 时间: 2016-10-15 14:55
还没有看到有基础学习内容啊///

作者: Tripping 时间: 2016-10-15 15:00
Come on,

作者: 胭脂盗 时间: 2016-10-15 16:18
后来想了想，把基础知识的学习笔记挪到我的个人eetop上的博客去了，这篇帖子主要用来设计讨论，post一些设计中的问题以及解决方法！
eetop上个人博客地址---打铁匠---http://www.eetop.cn/blog/1264080
在博客上会记录每次看书看论文的学习笔记，欢迎大家指正！

作者: 胭脂盗 时间: 2016-10-15 16:19
回复 93# spices

可以关注博客--打铁匠--http://www.eetop.cn/blog/1264080
有一些个人学习笔记

作者: 孤鸿 时间: 2016-10-15 22:00
我的方向也是锁相环，现在还在打基础，关注一下，多学习

作者: liuzexue 时间: 2016-10-16 20:07
楼主加油！这么有干劲的话一定可以学好的！

作者: 素包子 时间: 2016-10-25 22:01
多多指教

作者: 胭脂盗 时间: 2016-10-25 22:10
回复 99# 素包子
吃那么多，还敢叫素包子

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