已有 794 次阅读| 2022-6-14 08:31 |个人分类:FPGA学习汇总贴|系统分类:芯片设计| FPGA
1、 在**找着零散的资料? **资源多而零散,缺乏系统性,严重影响学习热情;并且**资源质量参差不齐,很有可能学到一些错误的知识。2、 拿着厚厚一本verilog语法书看,看会儿就困? 语法这部分本来知识点就多,学起来相对枯燥,如果只看书自然会感觉枯燥无聊;走马观花看过一遍,结果发现什么也没记住。3、 语法上的问题不知道找谁请教?无人教你,无人指导,无人请教,有些问题难住你,有可能百度都百度不到。
明德扬VERILOG课程目录:第一章 硬件描述语言VERILOG
第1节 Verilog的历史第2节 综合和仿真
第1节 Verilog的历史
第2节 综合和仿真
2.1 综合2.2 仿真2.3 可综合设计
2.1 综合
2.2 仿真
2.3 可综合设计
第3节 模块结构
3.1 模块介绍3.2 模块名和端口定义3.3 参数定义3.4 接口定义3.5 信号类型3.6 功能描述3.7 模块例化
3.1 模块介绍
3.2 模块名和端口定义
3.3 参数定义
3.4 接口定义
3.5 信号类型
3.6 功能描述
3.7 模块例化
第4节 信号类型
4.1 信号位宽4.2 线网类型wire4.3 寄存器类型reg4.4 wire和reg的区别
4.1 信号位宽
4.2 线网类型wire
4.3 寄存器类型reg
4.4 wire和reg的区别
第5节 功能描述-组合逻辑
5.1 程序语句5.2 数字进制5.3 算术运算符5.4 逻辑运算符5.5 按位逻辑运算符5.6 关系运算符5.7 移位运算符5.8 条件运算符5.9 拼接运算符
5.1 程序语句
5.2 数字进制
5.3 算术运算符
5.4 逻辑运算符
5.5 按位逻辑运算符
5.6 关系运算符
5.7 移位运算符
5.8 条件运算符
5.9 拼接运算符
第6节 功能描述-时序逻辑
6.1 always语句6.2 D触发器6.3 时钟6.4 时序逻辑代码和硬件6.5 阻塞赋值和非阻塞赋值
6.1 always语句
6.2 D触发器
6.3 时钟
6.4 时序逻辑代码和硬件
6.5 阻塞赋值和非阻塞赋值
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