分频器的速度不够求大佬指点

恒仔 · 发表于昨天 16:17

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   模拟IC设计萌新一枚，敬请各位大佬指点~
   需求是一个输入为20G，输出为10G/6.66666G的2/3分频器。D-latch的谐振频率需求是10G。

   目前在按照书上的内容搭分频器，分频器的总体结构如图所示（图“总体分频器设计”）。其中只用到了门电路以及D-latch。电路设计均采用电流模的模式，差分输入与输出。D-latch设计如图所示（图“D-latch设计”）；门电路设计如图所示（图“门电路”）。
   本电路的供电电压为900mv。
   D-latch的谐振频率是10GHz，测试方法为输入的clkp与clkn均给600mv，两个D-latch互联。左latch的qn、qp接右latch的dn、dp；右latch的qn、qp接左latch的dp、dn（反过来连）。然后瞬态仿真给一个噪声，然后电路靠此噪声起振。振动频率为10GHz，输出上限720mv，下限480mv。
   门电路测试：Ap，An给VDD、VSS，Bn、Bp接20G时钟信号，输出亦为差分输出20G的信号，上限900mv，下限350mv。
   后搭建了此2/3分频器，对整个分频器进行测试。测试了1G，10G，16G，20G输入的方波信号。高720mv，低480mv。