ATPG 仿真不过

fangwang85

请教下，我的vcs后仿真报Timing violation的错，导致atpg后防不过，不加sdf是过的。可是在pt中timing是clean的，请问一般这个怎么处理啊报的错误是
Error during  multiclock_captureSTmt  pattern 7

Timing violation  in **.reg  $setuphold (posedge CK &&  (SandRandSE == 1'b1))  3685946 ns,negedge SI: 3685946  ns，
limits : (1.00ns   ,0.00ns)

chengroc

vcs +no_timing_check +delay_mode_zero

fangwang85

回复 2# chengroc


   你好 谢谢回复，zero的情况下是可以过的，带sdf不过，我看了下仿真用model， RN是hold格式，但是其他端口是setuphold格式，sdf格式无法统一，怎样可以写成符合smic018_neg.v的sdf呢，因为sdf要么setuphold，要么是setup or hold ，谢谢

flow2000a

回复 3# fangwang85


    PT 是只check 了 normal function， 还是把scan mode的path 也clean 了 ？
如果PT check 了 SCAN path， 而且你仿真 也吃了SDC ， 还timing violation ，就要具体问题具体分析了

fangwang85

回复 4# flow2000a


   谢谢回复，pt 吃scan mode的sdc，吐出sdf。vcs后防吃这个sdf。不知道流程对不对?我怀疑是sdf的问题

flow2000a

你出pattern 的时候也要吃 SDC 吧 ， 否则 ATPG tool 怎么知道哪些是false path 和 multi cycle

fangwang85

回复 6# flow2000a


   只有stuck at的fault，不推transtion的fault ，所以没有用sdc

fangwang85

回复 2# chengroc


   你好，谢谢回复，这个是sdf反标不正确的原因，我现在遇到另外一个问题，我将一些input port mask掉，add_pi_constraint x port_name, vcs后仿真的时候出现 expr=0 ，got =x的错，并且生成的pattern也有x pattern， 改成add_pi_constraint 0 port_name，仿真就是ok的，请教下，怎么消除这些x态了，一般这些x态怎么引起的，谢谢

kshuang

学习学习

2cky

看了之后大致知道了流程，但是还是一头雾水。