带隙运放中加斩波信号问题

DIMPLE倲NA · 发表于 2018-6-28 11:29:06

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现做一带隙，在电路的运放中加了两组斩波开关，以减小运放失调，斩波频率为125KHz,现有两种产生斩波开关频率的方法，a.利用振荡器产生 b.用外界的信号发生器产生请问哪一种方式更好一些？求有经验人士告知！

DIMPLE倲NA · 发表于 2018-6-30 09:41:38

求助～～

Thomas_Bai · 发表于 2018-6-30 16:24:39

看你的问题，是想芯片外部接晶振还是直接给波形好，对不？

peso_h · 发表于 2018-7-2 17:32:37

现做一带隙，在电路的运放中加了两组斩波开关，以减小运放失调，斩波频率为125KHz,现有两种产生斩波开关频率 ...
DIMPLE倲NA 发表于 2018-6-28 11:29

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这个片上osc就可以吧对clock应该要求不高吧

DIMPLE倲NA · 发表于 2018-7-20 09:21:46

回复 3# Thomas_Bai 是的，请问你觉得那种好呢？

DIMPLE倲NA · 发表于 2018-7-20 09:24:07

回复 4# peso_h
请问是指直接片上集成osc吗

DIMPLE倲NA · 发表于 2018-7-20 09:56:21

回复 1# DIMPLE倲NA 现在准备采用外接clk信号进行斩波，电路在仿真时激励给的vpulse方波信号。然后对带寄生的电路进行后仿，跑瞬态，图形中VREF2为低通滤波前，VREF为低通滤波后，疑问: VREF输出有冲击是如何受寄生影响的呢？表明低通滤波的效果不够好？如果结果好的话应该没有冲击才对吧！后面想通过增大低通滤波的电阻跟电容以降低低通频率，发现VREF输出还是有冲击现象！求大神解释一波，怎么解决这个VREF冲击问题呢？

瞬态输出结果

122013137 · 发表于 2018-7-20 10:54:53

利用振荡器产生

DIMPLE倲NA · 发表于 2018-7-20 15:58:13

回复 8# 122013137
为什么呢？片上集成比片外给信号要准确些么🤒

chenximing · 发表于 2019-8-1 22:50:51

你的低通滤波的极点多大

[求助] 带隙运放中加斩波信号问题

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