DC synthesis时设置了set_fix_multiple_port_nets，但netlist中还是有asign语句

金角大王G · 发表于 2021-2-23 16:54:06

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如题，在tcl脚本中已经做了相应的setting：set_fix_multiple_port_nets -all -buffer_constants；
但是write出来的netlist还是有assign语句，请问这是为什么？理论上应该要fix掉啊；
是哪边有问题么？有大神指导下么？

我这个set是加在compile_ultra command之前的；

感谢感谢~~~

金角大王G · 发表于 2021-2-24 10:06:30

额，还是沉掉了啊

mythbuster · 发表于 2021-2-25 17:08:20

verilogout_no_tri
Declares three-state nets as Verilog "wire" instead of "tri." This variable is
useful in eliminating "assign" primitives and "tran" gates in the Verilog output.

[求助] DC synthesis时设置了set_fix_multiple_port_nets，但netlist中还是有asign语句

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