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[求助] DC synthesis时设置了set_fix_multiple_port_nets,但netlist中还是有asign语句

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发表于 7 天前 | 显示全部楼层 |阅读模式

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如题,在tcl脚本中已经做了相应的setting:set_fix_multiple_port_nets -all -buffer_constants;
但是write出来的netlist还是有assign语句,请问这是为什么?理论上应该要fix掉啊;
是哪边有问题么?有大神指导下么?

我这个set是加在compile_ultra command之前的;

感谢感谢~~~
 楼主| 发表于 6 天前 | 显示全部楼层
额,还是沉掉了啊
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发表于 5 天前 | 显示全部楼层
verilogout_no_tri
Declares three-state nets as Verilog "wire" instead of "tri." This variable is
useful in eliminating "assign" primitives and "tran" gates in the Verilog output.
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