求有关PLL测试开漏输出buffer的资料

1261015620 · 发表于 2021-2-23 00:57:28

需要对几百MHz~三四GHz的时钟进行测试，据说一般都会用开漏输出的结构，请问是下图所示的结构吗？有关于该机构的资料吗？比如NMOS尺寸，电阻大小，需要考虑什么之类的。谢过了~

胶地的游戏 · 发表于 2021-2-23 00:57:29

1261015620 发表于 2021-2-23 22:17
biasT指的是片外的nmos drain端负载，而且输出阻抗匹配到频谱仪的50Ω对吗？

对，就是一个器件，里面是一个电感和电容，我们用的是BTN-0040型号的

kaikanertan · 发表于 2021-2-23 11:16:12

open drain 在IC内部，输出和地之间只有个NMOS。当你想送high时，必须依靠外部电路的驱动能力，一般是一个上拉电阻，可以有很大的驱动能力，省了IC内的面积。

jamesccp · 发表于 2021-2-23 15:42:25

NMOS再叠一个，gate接VDD。下拉能力小于10欧
外部100欧可以，也可以是电感，几nH到10nH。
后面再串1个电容隔直接频谱仪。

1261015620 · 发表于 2021-2-23 18:09:55

kaikanertan 发表于 2021-2-23 11:16
open drain 在IC内部，输出和地之间只有个NMOS。当你想送high时，必须依靠外部电路的驱动能力，一般是一个 ...

也就是我在1楼放的图片的结构对吗？但我有个问题，如果片外接一个100欧的电阻到电源，那上拉的电阻就有100Ω，驱动一个10pF的电容好像有些吃力吧？估计只能测个几百兆的时钟了吧？

1261015620 · 发表于 2021-2-23 18:12:30

jamesccp 发表于 2021-2-23 15:42
NMOS再叠一个，gate接VDD。下拉能力小于10欧
外部100欧可以，也可以是电感，几nH到10nH。
后面再串1个电容 ...

为啥要再串一个线性区的nmos呢？
如果外部接一个100Ω的电阻，上拉能力不会不足吗，假如需要驱动一个10pF的电容。

胶地的游戏 · 发表于 2021-2-23 21:23:57

我这边是开漏输出后直接接biasT，再到频谱仪

1261015620 · 发表于 2021-2-23 22:17:16

胶地的游戏发表于 2021-2-23 21:23
我这边是开漏输出后直接接biasT，再到频谱仪

biasT指的是片外的nmos drain端负载，而且输出阻抗匹配到频谱仪的50Ω对吗？

上官轩晖 · 发表于 2021-2-24 09:51:35

我也很好奇，不过从另外一个角度，其实就是做一个输出功率不那么高的PA.

1261015620 · 发表于 2021-2-26 19:54:51

胶地的游戏发表于 2021-2-26 16:54
对，就是一个器件，里面是一个电感和电容，我们用的是BTN-0040型号的

感谢！！！

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