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[求助] tran 仿真怎么在时钟上叠 phase noise

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发表于 2021-1-13 15:55:07 | 显示全部楼层 |阅读模式
100资产
做CDR环路分析的时候,遇到个问题,想评估VCO的phase noise 对CDR性能的影响,但不确定用什么方法合适

查到了例如这种把BBPD线性化的方式,然后相位域根据传递函数看影响。但是这个里面BBPD线性化的增益很难确定,对环路带宽的影响很大,而且这种相位域的分析方法,没有考虑环路的latency,感觉不是很准确。http://www.designers-guide.org/Analysis/bang-bang.pdf

然后了解到,貌似有讲phasenoise 转成时域jitter的方式,跑实际环路模型,评估性能的。例如这篇http://rt2innocence.net/integrat ... tered-clock-source/,利用叠加正态分布RJ的方式。但个人感觉也不能用于评估VCO Phasenoise对环路的影响。因为将VCO phasenoise 转 jitter的过程中,phasenoise 的频域信息丢失。然后随机出来的RJ跟之前的频谱应该会有差别,无法评估CDR环路对VCO phasenoise 的滤波影响。

还有看到有用matlab 高斯白噪跟 幂律指数什么的 叠加 出来的, 算法不是很理解,很难搭出来。https://web.xidian.edu.cn/xlchen/files/20141111_143434.pdf

所以问问大佬,对于BBPD CDR,vco phasenoise对CDR性能的影响怎么评估比较好。或者说怎么评估BBPD里面VCO的Phasenoise要做到什么水平。

谢谢!

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