后仿提参的时候,PEX的Extraction Type:里的Transistor Level或Gate Level有什么区别呢

Bayamx · 发表于 2021-1-13 11:19:31

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，如图所示，PEX中的晶体管级和门级提寄生参数，具体有什么区别呢？

YyuanRTs · 发表于 2021-1-13 13:29:46

同问

andyfan · 发表于 2021-1-13 13:31:48

一个是提晶体管级别的;

一个是数字流程使用（当然如果你流程清楚，也可模拟使用），单纯抽后端，也就是INV/NAND之类的内部是不抽取的。

Bayamx · 发表于 2021-1-13 14:59:03

andyfan 发表于 2021-1-13 13:31
一个是提晶体管级别的;

一个是数字流程使用（当然如果你流程清楚，也可模拟使用），单纯抽后端，也就是INV ...

纯模拟电路，提参的时候门级和晶体管级会有什么不同呢，晶体管级是每个管子寄生参数都提取了，那门级是？

andyfan · 发表于 2021-1-13 18:33:22

Bayamx 发表于 2021-1-13 14:59
纯模拟电路，提参的时候门级和晶体管级会有什么不同呢，晶体管级是每个管子寄生参数都提取了，那门级是？ ...

你可以理解位就剩下后端了，没有晶体管的抽取

2213789220 · 发表于 2021-12-22 10:50:44

Transistor Level is also known as “flat” extraction. Any cell placements are flattened
into the top cell.
Gate Level extracts parasitics for geometries within the top cell, down to the boundary
of the xcells. Xcells are specified in the file provided to the Inputs > H-Cells tab.
Hierarchical extracts parasitics for each identified xcell (not each cell placement) and
the top cell. All geometries have parasitics extracted.

kevinliu_2008 · 发表于 2021-12-22 18:00:42

那纯模拟电路用Transistor Level？

Bayamx · 发表于 2021-12-23 09:56:31

kevinliu_2008 发表于 2021-12-22 18:00
那纯模拟电路用Transistor Level？

我是这样做的

02015678 · 发表于 2023-4-28 13:54:16

Gate Level 不提取PDK中primitive元件内部的寄生——假设你的Layout都是直接调用pCell画的话，可避免重复寄生。

iSeas1 · 发表于 2023-8-30 18:31:57

02015678 发表于 2023-4-28 13:54
Gate Level 不提取PDK中primitive元件内部的寄生——假设你的Layout都是直接调用pCell画的话，可避免重复寄 ...

RF 器件的话，请问该如何避免重复提取？比如RF mos

[求助] 后仿提参的时候,PEX的Extraction Type:里的Transistor Level或Gate Level有什么区别呢

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