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[求助] ADC 输出毛刺

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发表于 2020-9-13 19:26:41 | 显示全部楼层 |阅读模式
50资产
有经验的大佬可否帮看下,我的这个是正弦波做adc的输入,再经过理想dac出的波形,为什么会有这么大的毛刺 image.png

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如果用veriloga 理想不带clock dac转换,确实会造成这样现象,建议adc输出通过时钟锁存后,再用时钟控制dac输出就没有问题了。至于时钟可以这样加,你用D触发器上升沿锁存adc数据,然后用带时钟理想dac用下降沿转换,这样就没有毛刺了。另外你这个波形即使有毛刺,其实对你影响不大,只是显示问题,不美观,你做FFT时取点取中间不带毛刺点即可。 ...
发表于 2020-9-13 19:26:42 | 显示全部楼层
如果用veriloga 理想不带clock dac转换,确实会造成这样现象,建议adc输出通过时钟锁存后,再用时钟控制dac输出就没有问题了。至于时钟可以这样加,你用D触发器上升沿锁存adc数据,然后用带时钟理想dac用下降沿转换,这样就没有毛刺了。另外你这个波形即使有毛刺,其实对你影响不大,只是显示问题,不美观,你做FFT时取点取中间不带毛刺点即可。
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发表于 2020-9-13 19:37:09 | 显示全部楼层
  with low pass filter or not ??



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 楼主| 发表于 2020-9-13 19:39:41 | 显示全部楼层


   
peterlin2010 发表于 2020-9-13 19:37
with low pass filter or not ??


No low pass filter is used. Is this necessary? I'm a novice. I don't understand very well
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发表于 2020-9-13 22:26:24 | 显示全部楼层
理想dac没有用时钟采数据吧,看着像是数据之间的skew造成的
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 楼主| 发表于 2020-9-13 22:36:28 | 显示全部楼层


   
ununfre 发表于 2020-9-13 22:26
理想dac没有用时钟采数据吧,看着像是数据之间的skew造成的


确实是这样,大佬,一般理想dac时钟怎么加,是和ADC的送数据的时钟同步么?还是要有延时什么的
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发表于 2020-9-14 09:09:37 | 显示全部楼层
那沒關係的.後端使用者只要採樣在中間點就不會出錯了.
安啦..

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发表于 2020-9-14 23:03:07 | 显示全部楼层
可以自己按照理想dac 写一个带clk 端口的dac,然后拿clk 打出来就干净了。
不过,你也可以先用dff 把数据同步一拍,应该也是可以的;
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