PLL中的任意分频器应该如何实现？

摩卡咖啡 · 发表于 2020-8-6 15:21:07

本帖最后由摩卡咖啡于 2020-8-7 09:23 编辑

按照频率公式的需求，大体弄了这么个框架。

想问的是：
1.其中输入分频器P和环路分频器R，要求的是1，2，3，4.....奇偶整数都能分频的，这个应该如何实现电路？要按照的寄存器配置来设计，比如分频器P,分频配置是这样的，是利用触发器，配合一些逻辑，通过状态机，卡诺图化简来实现吗？

2.分频器的设计需要50%占空比吗？设计不好的话，那方面会对PLL有影响？

nanke · 发表于 2020-8-6 16:22:48

看看，奇数分频要准确地50%只能先倍频再分频吗？

不那么准确地50%，可以借助被分频时钟的上边沿和下边沿触发

wpbuaa · 发表于 2020-8-7 10:19:21

A Family of Low-Power Truly Modular Programmable Dividers in Standard 0.35-m CMOS Technology

摩卡咖啡 · 发表于 2020-8-7 22:41:21

顶一下，找了好久也没相关资料

摩卡咖啡 · 发表于 2020-8-10 20:49:55

找了个论文，根据开头1介绍里提到的方法试了下，功能是有了。再看看合不合适吧

xianwu_hs · 发表于 2021-5-19 09:33:39

我是通过基本的可编程分频器+逻辑电路实现的1-N分频，目前的经验是一般的PFD是以时钟的沿作为比较物，不考虑占空比50%，可以交流交流

canoey · 发表于 2021-10-21 16:05:07

请问楼主，我现在坐吞咽脉冲的可编程分频器，请问您的P，S编程字怎么来的

ljcfcb · 发表于 2021-12-29 11:45:18

这个应该可以用延时链，计数器和数字比较器来做。假如是小数分频，先实现N倍分频，再实现M倍倍频，不知道这样做对phase的影响大不大？

sunery · 发表于 2022-4-8 10:11:45

摩卡咖啡发表于 2020-8-10 20:49
找了个论文，根据开头1介绍里提到的方法试了下，功能是有了。再看看合不合适吧
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谢谢分享~~

QQben · 发表于 2022-9-29 10:02:22

谢谢分享

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