怎样可以不用在原理图里加dummy器件就能过LVS啊?

LTXltx · 发表于 2020-7-6 08:19:29

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LVS界面怎么改才可以不用在原理图里加dummy器件？电压到地的滤波电容也可以这样吗？

ericjing0571 · 发表于 2020-7-6 09:18:38

在option 里面选择过滤掉dummy 器件的种类，就可以了

光非 · 发表于 2020-7-6 13:05:23

Option中，GATE选项卡，下面的AG，勾选就行

光非 · 发表于 2020-7-6 13:06:59

电容不太清楚，你可以根据后面的描述，来勾选需要的选项

啓啟 · 发表于 2020-7-7 13:24:09

三楼正解

失忆x · 发表于 2020-7-7 17:15:45

tuohong · 发表于 2020-7-8 09:03:56

这不扯淡吗？你layout要跟schematic一致。修改了就不一致了。所有这些选项换句话说就是欺骗软件，屏蔽掉layout和schematic不一致的部分。所以关键的不是找到这些选项，而是要评估使用这些选项对验证正确性的影响，是否会产生新的连带错误，要慎重啊要慎重。

LTXltx · 发表于 2020-7-8 11:14:51

tuohong 发表于 2020-7-8 09:03
这不扯淡吗？你layout要跟schematic一致。修改了就不一致了。所有这些选项换句话说就是欺骗软件，屏蔽掉lay ...

谢谢，受教了

IC_GUZZLE · 发表于 2020-7-9 16:28:57

最好别屏蔽，你把schematic copy一份然后耐心加上instance就行了，LVS最终目的还是要让两边文件互相一致，你加了dummy后仿出来的数据肯定有差异的，7楼说得很有道理，不能用软件的options互相欺骗。

dsdss65 · 发表于 2020-7-22 22:34:31

你在layout里面加的话，lvs虽然能过erc也会报错

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