请问有没有大神见过下图这种ESD结构，这样做的目的是什么？谢谢！

mllzpb · 发表于 2020-5-12 16:58:09

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 mllzpb 于 2020-5-12 17:05 编辑

请问有没有大神见过下图这种ESD结构，这样做的目的是什么？谢谢！
微信图片_20200512165440.jpg

很着急，请大神指教，不胜感谢！

yxw6 · 发表于 2020-5-12 23:18:28

进来看看

jiaoda · 发表于 2020-5-13 09:32:02

下面是传统的GGNOMS保护机制，上面也像接到VDD PMOS，但是不知道F-NWELL电位接到哪里去了，能方便告诉吗？这样好分析

mllzpb · 发表于 2020-5-13 12:24:44

jiaoda 发表于 2020-5-13 09:32
下面是传统的GGNOMS保护机制，上面也像接到VDD PMOS，但是不知道F-NWELL电位接到哪里去了，能方便告诉吗？ ...

F_NWELL就是左边两个PMOS的衬底，然后接右边PMOS的栅和衬底。
这个就是IO的完整原理图，没有其他东西了。。。。

jiaoda · 发表于 2020-5-13 13:41:54

mllzpb 发表于 2020-5-13 12:24
F_NWELL就是左边两个PMOS的衬底，然后接右边PMOS的栅和衬底。
这个就是IO的完整原理图，没有其他东西了。 ...

那我再想想，我没有遇到过这种结构。但是有点其实我也很迷惑，就是PMOS的Nwell，如果外面比里面高，那么N-well怎么接，估计这个结构是不是用于解决这个问题，我再想想

hitzhabc · 发表于 2020-5-13 13:51:57

这个是输出的保护电路。实际上个人觉得，这个结构对于ESD而言，起作用的主要还是ggnmos。那个PMMOS可以保证当输出处于高阻状态甚至没有powerup的时候，如果输出端口接了高电平，不会对vdd有电流通路，造成大电流。如果从剖面图理解，似乎这样接的pmos也会有寄生的三极管存在，不清楚这种接法是不是也能有snapback现象。反正对vdd正压的时候，那个正向导通的pn结是不存在了。
我也想了解下这种结构的真实意图，哪位知道可以指教下，谢谢！

mllzpb · 发表于 2020-5-13 15:47:57

hitzhabc 发表于 2020-5-13 13:51
这个是输出的保护电路。实际上个人觉得，这个结构对于ESD而言，起作用的主要还是ggnmos。那个PMMOS可以保证 ...

非常感谢！！！

fly2159 · 发表于 2020-5-16 10:40:01

从结构来看，对VDD的上半部分是floating Nwell的结构，在high voltage tolerance的结构中很常见。当PAD上信号高于电源电压时电路仍然可正常工作。如果对VDD没有其他的保护结构，那么对VDD的ESD保护只能通过GGNMOS、Power clamp来实现。

mllzpb · 发表于 2020-5-19 08:50:10

fly2159 发表于 2020-5-16 10:40
从结构来看，对VDD的上半部分是floating Nwell的结构，在high voltage tolerance的结构中很常见。当PAD上信 ...

谢谢

mars0904 · 发表于 2020-6-29 17:07:25

这个进本上就是tolerance结构。是用在signal输出IO里面的结构，要是外面还有diode，那么应该ESD走diode，要是没有DIODE，ESD就是GGNMOS.

[求助] 请问有没有大神见过下图这种ESD结构，这样做的目的是什么？谢谢！

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

站长推荐 /2