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[求助] 模拟设计前建模问题

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发表于 2019-6-14 20:52:46 | 显示全部楼层 |阅读模式

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想问一下前辈们,在电路级设计前(例如DC_DC)是不是都需要先建模仿真?如果是的话请问一般用什么软件去建模呢?Cadence是否可以?如果可以的话,那请问使用哪个库呢?是自带的理想库么(ahdlLib和analogLib)?望前辈可以解惑,感激不尽。
发表于 2019-6-15 17:14:32 | 显示全部楼层
本帖最后由 nanke 于 2019-6-15 17:17 编辑

建模目的:(1)验证用,解决晶体管级仿真验证时间过长的问题;
(2)设计用,解决手算过于繁琐的问题,辅助分析各结构优劣,帮助快速设计和优化电路参数,。

至于DCDC是否用,应该看以上两方面是否有需求。

建模应明确模型和实际电路的差异点,反映电路特性,突出主要矛盾。

自带理想库、matlab、verilogA、都可以。



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发表于 2019-6-16 19:01:58 | 显示全部楼层
先系统级的线性化model,matlab最简单,
然后模块级的行为模型,觉得verilog-a比simulink虽然慢点,但是本来就很快,慢点也还好,但是可以在后续仿真debug中替换实际电路,所以我觉得verilog-a是最方便的
当然如果后续想把模拟模块代入系统顶层去演数字,verilog-ams最合适
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发表于 2019-6-17 09:45:29 | 显示全部楼层
在cadence里用verilogA建立各个模块的模型,跑仿真进行验证,然后用实际电路去替代model
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