[已解决]导入CDL网表 生成schematic vdd和vss短接 标准单元库 std stand cell library

yanpflove

核心求助事项：导入CDL网表生成电路图，完成后发现vdd和vss短接，应该怎么办？

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背景：从工艺厂提供的标准单元库（std cell library）中获得每个单元的schematic电路；
文末附图-工艺厂提供的数据格式；
系统环境：virtuoso IC615，RedHat 5.8， 64bit.
操作方法：在论坛里搜索发现，很多同学都有这个需求，大多通过导入CDL网表生成电路图，我按照大家的方法，并参读cadence help，结合我的具体工艺，形成了如下的操作方法：
  1，修改网表：将CDL网表中的“option_vop”属性删除，原因是这个属性的类型是“radio”，SpiceIn不能识别；
   
   
   
  2，然后CIW打开"File"->"Import"->"Spice In", Spice In窗口有6个标签，逐个填写：
  “Input”：
    Netlist File，打开修改后的cdl网表文件；
    Netlist Language，选择“CDL”；
    Top Cell，在选择CDL网表时，不需要，不可选；
    Import Sub-circuits List, 选择从CDL网表中导入的子电路，若空白，则导入所有子电路；
    Reference Library List，选择可能用到的工艺库；
    勾选“Device Mapping File”，以设置CDL网表中的model和目标PDK中器件的CDF的映射关系；
    其他默认
  “Output”：
    Output Library，选择生成的电路图的library；
    Output View Type，schematic；
    其他默认
  “Schematic Generation”：默认
  “Device Map”：
      pch_svt_iso_nbl_1p8v to pch_svt_iso_nbl_1p8v

      m m length l width fw

      nch_svt_iso_nbl_1p8v to nch_svt_iso_nbl_1p8v     

      m m length l width fw

  “Overwrite Cells”：yes；

  “Analog Schematics”：不可选。

3，点击“Apply”或“OK”开始导入；

4，查看结果：

    （1）全局信号vdd！，vss！，SUB的PIN的方向都是input，但是CDL网表中明明是B；这个问题倒是能接受，大不了我一个一个改！

    （2）vdd！和vss！短接了，这个问题是必须解决的，要不然没法用了；

    （3）CIW提示信息中有提到目标CDF中有两个PIN有问题，它的symbol中，这两个PIN是short的。

  我非常怀疑是（3）中这两个PIN导致了（2）的问题！但是这涉及到PDK的CDF的写法了，我不知道怎么朝下走了。

5，核心求助事项：导入CDL网表生成电路图，完成后发现vdd和vss短接，应该怎么办？

   

   

   

【已解决】通过向foundry索要schematic解决的。

beargebinjie

这是东部工艺吗，管子的terminal好多，端口顺序要写对吧。你可以试试将pdk里面的nmos和pmos分别软链接到sample库的nfet和pfet再试试。pfet mappingto pch_svt_iso_nbl_1p8v

hadeheng

早上好！！！

m13728838513

您好！想问一下最后是怎么解决的？我现在也遇到这个问题了，B、S端都跟IOS短接到一起了，不知道要怎么解决了