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工作职责： 1. 负责FPGA的综合编译实现等后道集成流程； 2. 负责IP模块的需求定义及维护； 3. 负责IP模块的测试及优化； 4. 负责IP模块之间及与内存交互带宽的优化。 任职资格: 1. 硕士以上学历，或本科工作不少于2年，熟练阅读外文资料； 2. 熟悉verilog，熟悉C/C++语言，熟悉HLS设计流程； 3. 熟悉zynq系列SoC的综合编译实现等后道集成流程； 4. 熟悉IP模块的设计流程及优化方法； 5. 熟悉DDR内存带宽优化； 6. 熟悉深度学习和计算机视觉算法者优先； 7. 优秀的分析和解决问题的能力，有进取心，乐于面对挑战； 8. 有耐心，自律性强，有团队意识。 | 
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发表于 2018-11-20 17:47:27
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