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电动/混动汽车、48V系统、汽车功能安全等技术资料合集
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[讨论] 你们在uvm仿真过程中有没有遇到什么典型的错误,说出来分享一下。

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发表于 2018-9-12 20:07:55 | 显示全部楼层 |阅读模式

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刚入门,想积累一下经验
发表于 2018-9-15 17:13:30 | 显示全部楼层
我自己搭了个环境,写了个AHB的VIP,但是这个VIP用在build_phase里,通过uvm_config_db set default_sequence来发送Seq的话,一直发不出来,不知道原因;
但如果在test的main_phase里,使用seq.start()来发送是可以成功的,但后面这种方法不方便,也不常用,所以还是想解决前面那个的问题,不知道有没有达人指导,ahb vip应该没有问题.
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发表于 2018-9-18 11:17:44 | 显示全部楼层
回复 2# janelea

使用uvm_config_db进行set default seq,UVM的工作原理是遍历整个uvm tree,对每个component的每个phase进行遍历,当检测到当前的component是sequencer的时候,就会使用如下uvm_config_db::get(comp.get_full_name(),phase.name(),"",uvm_object_wrapper_inst), 是看是否能get到一个sequence的instance或者一个type的instance,你应该记得你set时是这样的uvm_config_db::set("uvm_test_top...vseqr.main_phase",...), 如果能get到就seq.start(seqr)或者使用工厂create一个seq instance然后,seq.start(seqr)工作原理就是如上,你可以根据如上去检查下你是否出问题
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发表于 2018-10-10 21:09:55 | 显示全部楼层
使用2值逻辑变量,导致输出结果有很多0,所有找了很久的原因,发现这其实应该是X。
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