这个interrupt controller 怎么写stimulus？

yuanpin318

自己拿来练手的。

interrupt有16个interrupt source（0~15）
每个source有3bit的interrupt priority(0~7，越低优先级越高）
每个source有一个soft_int_en, 可以选soft_int还是hardware interrupt
每个source有一个mask，如果为一就不会响应这个source的interrupt

总的有一个mask，如果为一就不会有任何interrupt产生。
总的还有一个nest_en,如果为0，就不会在interrupt响应期间产生新的interrupt, 如果为1，就允许产生nested interrupt
总的还有一个nest_level,如果nest 的interrupt数目小于nest level,就允许产生新的interrupt,否则就不会有新的interrupt

我的想法是
class int_source;
  rand bit int_src;
  rand bit soft_int_src;
  rand bit soft_int_en;
  rand bit mask;
  rand bit [2:0] priority;
endclass

class int_packet;
  rand int_source int_src;
  rand bit  general_mask;
  rand bit  nest_en;
  rand bit  nest_level;
endclass
这样写有问题吗？还是有更好的写法？准备用UVM testbench。

dtyuzhou

是不是应该用int_cfg和int_event来更好一点，cfg中存放配置相关的内容，比如mask，enable等，event中用来记录中断事件，最好加上时间参数，另外考虑一下中断时间要不要记录，以及执行的中断函数等；
另外需要考虑怎么优化中断控制器，中断嵌套如何处理。

yuanpin318

如果把“cfg"和“event”分在两个class中，概念上更清楚，但对implementation来说会不会更麻烦？
记录的话会用monitor,觉得没必要。
时间参数没概念，可以具体一点吗？

vivikinghjf

这样写理论上也可以了。至于2楼说的方式无非就是考虑把cfg和event分开，用两个constraint亦可实现

someleo32

Create field class, register class and collection of interrupt register class like uvm reg structure, only difference is field class needs priority and mask.
Create a interrupt interface too. Along with that write a seqcr and seq for reg reading and clearing after read.
In the env, run_phase, wait for interrupt to assert, and execute the read sequence then clear seqeuce.
This will execute on register model for all the registers and trigger respective field events